Универсальный внешний накопитель для всех iOS-устройств, совместим с PC/Mac, Android
Header Banner
8 800 100 5771 | +7 495 540 4266
c 9:00 до 24:00 пн-пт | c 10:00 до 18:00 сб
0 Comments

58912

Микросхема К589ИР12


Микросхема К589ИР12 — миогорежимиый буферный регистр (МБР), является универ­сальным 8-разрядиым регистром с выходами, имеющими три состояния. Он имеет встроенную логическую схему и независимый триггер для формирования запроса на прерывание центрального процессора. Одни или несколько МБР могут использоваться для реализации многих типов интерфейсных и вспомогательных устройств, включая: простые регистры данных; буферные регистры со стробированием данных; мультиплексоры; двунаправленные шиииые формирователи; прерываемые каналы ввода/вывода и др.
Условное графическое обозначение микро­схемы приведено на рис. 11 назначение выводов— в табл. 15, структурная схема показана на рис. 12.


рис. 11

рис. 12

Таблица 15

Микросхема состоит из восьми информационных D-триггеров, восьми выходных буфер­ных устройств с тремя устойчивыми состояниями, отдельного D-триггера для формирования запросов на прерывание и гибкой схемы управления режимами работы регистра.
Информационные D-триггеры повторяют входную информацию при высоком уровне входного сигнала MDи (CS1 - CS2) = 1, а так­же при EW=1  и MD=0, при низком    уровне сигнала иа входе EWи (CS1 - CS2)=1 при MD=0 происходит хранение входной инфор­мации. Выходы каждого информационного триггера соединены с выходными буферными каскадами с тремя устойчивыми состояниями. Виутреиияя шина выдачи информации РВ стробирует каждый выходной буферный кас­кад. При наличии лог. 1 иа шине РВ выходные буферные каскады разблокированы и данные поступают иа выход соответствующей линии выходных данных (Q1Q8). Условие выработки появления сигнала: PB=MDV CS1-CS2. Виутреиияя шина записи информации Wстробирует каждый триггер регистра. При нали­чии лог. 1 на шине происходит запись инфор­мации в триггер с соответствующих входных информационных шин
(D1
D8). Условие появления сигнала: W=EW ٨ MDV MD-CS1*XCS2. Информация в триггерах МБР обну­ляется асинхронно входным сигналом CLR.
       В МБР управляющими входами    являются CS1, CS2, MDи EW. Эти входы используются для управления выборкой устройства, информацией регистра, состоянием выходных буфер­ных каскадов и триггером запроса на прерывание.
Выборкой кристалла управляют входы CS1 и CS2. При наличии лог. 0 иа входе CS1 н лог. 1 иа входе CS2 устройство выбрано. Сиг­нал выборки кристалла (CS1, CS2) использу­ется как синхросигнал для асинхронной установки состояния выходных буферных каскадов регистра и триггера запроса прерывания.
Вход MD(выбор режима) определяет одни из двух режимов работы. При наличии лог. О на входе MDустройство работает в режиме ввода. В этом режиме, выходные буферные каскады открыты, когда устройство выбрано. Управление записью осуществляется сигналом по входу EW.
При наличии лог. 1 на входе MD устройст­во работает в режиме вывода. В этом случае выходные буферные каскады открыты незави­симо от выборки устройства.
Вход EW используется как синхросигнал для записи информации в регистр при MD = 0 и для синхронной установки триггера запроса прерывания.
Триггер запроса прерывания служит для выработки сигнала запроса прерывания в про­цессорной системе. При установке системы в исходное состояние инзким уровнем сигнала CLRтриггер запроса прерывания устанавли­вается в 1, т. е. данное устройство ие требует прерывания. Одновременно этим же сигналом происходит установка регистра в 0. Принято, что МБР находится в состоянии прерывания, когда выходу INRсоответствует лог. 0, что позволяет обеспечить прямое соединение с вхо­дами запроса блока приоритетного прерыва­ния. При работе в режиме ввода (т. е. иа вхо­де MDсигнал низкого уровня) входной сигнал EWпроизводит запись информации в регистр данных и установку триггера запроса в 0. Триггер запроса прерывания устанавливается в 1 при условии выбора устройства (также вырабатывается сигнал прерывания на выходе 1NR).
В табл. 16 и 17 — статические и динамиче­ские параметры МБР соответственно.

Таблица 16

Таблица 17

knigechka: Многорежимный бу­ферный регистр.

Много­режимный буферный ре­гистр (МБР) является универсальным устрой­ством и представляет со­бой комбинацию 8-битно-

го фиксатора сигналов, буфера с тремя устойчивыми состояниями и схемы управления, а также триггера форми­рования сигнала состояния внешнего устройства ЗПР. Выход триггера формирования сигнала состояния ЗПР устанавливается в логическую 1 при условии обращения к данной микросхеме, т. е.

ЗПР=ВМ1*ВМ2.

Выход этого триггера может быть использован в качестве сигнала запроса на передачу управления внеш­нему устройству или запроса на прерывание программы. Все эти функции реализованы в одной БИС К589ИР12, размещенной в корпусе с 24 выводами (рис. 1.12).

Схема управления имеет два входа доступа ВМ1 и ВМ2, входы сигналов выбора направления (ВН), сброса (СБР} и стробирования (СТРБ). Управление работой МБР осуществляется путем подачи сигнала

ВН:

когда на вход ВН поступает сигнал уровня логического 0, схема работает в режиме ввода и информация, посту­пающая на входы, записывается в фиксаторе. Одновре­менно с этим должен подаваться сигнал синхронизации СТРБ. Выходные буфера при этом закрыты. При подаче на вход ВН сигнала уровня логической 1 регистр работает в режиме выдачи: информация через выводы микросхемы передается на приемники.

Рис. 1.12. Многорежимный буферный регистр К589ИР12: а—условное графическое обозначение; б — структурная схема

Микросхема К589ИР12 недаром называется много­режимным регистром, так как она допускает огромное число включений и соответственно множество различных вариантов использования. При включении МБР для конкретного использования следует исходить из логики его внутренних сигналов управления. Как видно из схемы, эти сигналы имеют следующие значения:

1. Возможность записи (ЗАП) входного байта —

ЗАП=ВН*СТР V ВМ1* ВМ2*ВН.

Одновременно с этим происходит установка триггера формирования сигнала состояния ЗПР в значение 0.

2. Разрешение выдачи (ВЫД) информации на при­емник —

ВЫД=ВН V ВМ1*ВМ2*ВН.

При сигнале ВЫД=0 входные цепи буфера находятся в высокоомном состоянии, т. е. регистр отключается от приемника информации, в частности от шины данных.

Вход МБР создает нагрузку на шину 0,25 мА, а допу­стимый ток на выходе составляет 15 мА. Поэтому МБР можно использовать в качестве усилителя-формирователя для повышения нагрузочной способности шин адреса и данных. Наличие 8 разрядов в одной микросхеме делает МБР удобным для этой цели, но имеющиеся в его составе триггеры-защелки являются лишними и только увеличивают время прохождения сигнала.

Схема включения МБР в качестве формирователя шины адреса показана на рис. 1.13, а. Постоянный нулевой сигнал на входе ВН и единичный на входе СТРБ обеспечивают постоянное прохождение информации в фик-

Рис. 1.13. МБР в качестве формирователя шины адреса (а) и шины данных (б)

сатор, а подача соответствующих сигналов на входы ВМ1 и ВМ2 позволяет ее передачу на выход. Для шины данных требуется две микросхемы МБР, одна из них рабо­тает только при вводе (чтении), а другая—при выводе (записи) информации (рис. 1.13,

б).

Основным назначением МБР является временное хра­нение информации: фиксация, или «защелкивание», дан­ных. С помощью подобной схемы можно реализовать формирование практически всех сигналов, необходимых для работы микропроцессора. Одно из главных и наиболее известных применений МБР — это его использо­вание в качестве системного контроллера, который рас­сматривается в следующем параграфе. Но с помощью МБР могут выполняться и функции многих других эле­ментов микропроцессорной системы управления: портов ввода, портов вывода, контроллеров приоритетных преры­ваний, контроллеров передачи управления (прямого доступа к памяти) и др.

Схема включения МБР для ввода в микропроцессор информации от внешнего устройства показана на рис. 1.14, а. Данные с внешнего устройства поступают на входы Iо—I7 и сохраняются в фиксаторе, а выходы О0—O7 соединяются с соответствующими линиями шины данных. Данные с внешнего устройства поступают на входы Iо—I7 и сохраняются в фиксаторе, а выходы О0—O7 соединяются с соответствующими линиями шины данных. Нужный источник информации определяется с помощью контроллера ввода, подключенного к шине адреса. Сигнал с выхода контроллера ввода, имеющий уровень логического 0, подается на вход

ВМ1, а на вход ВМ2 подается сигнал ЧТ с ЦПЭ. Таким образом осуществляет­ся ввод по аналогии с обращением к памяти, при этом в системе не нужен системный контроллер. Если же

Рис. 1.14. МБР в качестве портов ввода (а) и вывода (б)

Рис. 1.15. МБР в качестве контроллера прерываний

осуществляется изолированный (аккумуляторный) ввод, то на вход ВМ2 подается сигнал ЧТВВ с выхода системного контроллера. Как уже указы­валось, контроллер ввода в ком­бинации с буферным регистром образует порт ввода.

Порты вывода образуются подобным же образом (рис. 1.14,6). Биты шины данных поступают на входы I0-I7 и запоминаются фиксатором, а с выходов они пере­даются на внешнее устройство. Инверсный выход деши­фратора адреса (-контроллера вывода) соединяется с ВМ1, а на вход ВМ2 подается либо инвертированный сигнал ЗП с ЦПЭ, либо сигнал ЗПВВ с системного конт­роллера.

На рис. 1.15 показано использование МБР в качестве контроллера прерываний. На входе I

0-I7 подается код команды рестарта RST, по которой микропроцессор осуществляет переход к одной из восьми программ обра­ботки прерываний. Этот код вводится на шину данных по сигналу разрешения прерывания РПР (INTА) с выхода системного контроллера. По сигналу СБР (уровень логического 0) происходит установка всех регистров дан­ной микросхемы в состоянии 0. Поэтому, когда по усло­виям работы системы сброс регистров не требуется, вход СБР блокируется путем подачи постоянного сигнала уровня логической 1.

Предлагаю ознакомиться с аналогичными статьями:

Микросхема К589ИР12

Микросхема К589ИР12 – многорежимный буферный регистр (МБР), является универсальным 8-разрядным регистром с выходами, имеющими 3 состояния. Он имеет встроенную логическую схему и независимый триггер для формирования запроса на прерывание центрального процессора. Один или несколько МБР могут использоваться для реализации многих типов интерфейсных и вспомогательных устройств, включая: простые регистры данных, буферные регистры со стробированием данных, мультиплексоры, двунаправленные шинные формирователи, прерываемые каналы ввода/вывода и др.

Условное графическое обозначение микросхемы:

Назначение выводов

Вывод

обозначение

Тип вывода

Функциональное назначение выводов

1, 13

CS1, CS2

Входы

Выбор кристалла

2

MD

Вход

Выбор режима

3,5, 7, 9,16,18,20,22

D1-D8

Входы

Информация

4,6,8,10,15,17,19,21

Q1-Q8

Выходы

Информация

11

EW

Вход

Стробирующий сигнал

12

GND

-

Общий

14

GLR

Вход

Установка нуля

23

INR

Выход

Запрос прерывания

24

Ucc

-

Напряжение питания

Микросхема состоит из восьми информационных Д-триггеров, восьми выходных буферных устройств с тремя устойчивыми состояниями, отдельного Д-триггера для формирования запросов на прерывание и гибкой схемы управления режимами работы регистра.

Информационные Д-триггеры повторяют входную информацию при высоком уровне входного сигнала , MD и (CS1*CS2)=1, а также при EW=1 и MD=0, при низком уровне сигнала на входе EW и (CS1*CS2)=1 при MD=0 происходит хранение входной информации. Выходы каждого информационного триггера соединены с выходными буферными каскадами с тремя устойчивыми состояниями. Внутренняя шина выдачи информации РВ стробирует каждый выходной буферный каскад. При наличии логической 1 на шине РВ выходные буферные каскады разблокированы и данные поступают на выход соответствующей линии выходных данных (Q1-Q8). Условие выработки появления сигнала: PB=MD и CS1*CS2. Внутренняя шина записи информации W стробирует каждый триггер регистра. При наличии лог.1 на шине происходит запись информации в триггер с соответствующих входных информационных шин (D1-D8). Условие появления сигнала: W=EW или MD и MD* CS1*CS2/ Информация на триггерах МБР обнуляется асинхронно входным сигналом CLR.

В МБР управляющими входами являются CS1,CS2,MD,EW. Эти входы используются для управления выборкой устройства, информацией регистра, состоянием входных буферных каскадов и триггером запроса на прерывание.

Выборкой кристалла управляют входы CS1,CS2. При наличии лог.0 на входе CS1 и лог.1 на входе CS2 устройство выбрано. Сигнал выборки кристалла используется как синхросигнал для асинхронной установки состояния выходных буферных каскадов регистра и триггера запроса прерывания.

Вход MD (выбор режима) определяет один из двух режимов работы. При наличии лог.0 на входе MD устройство работает в режиме ввода. В этом режиме выходные буферные каскады открыты, когда устройство выбрано. Управление записью осуществляется сигналом по входу EW.

При наличии лог.1 на входе MD устройство работает в режиме ввода. В этом случае выходные буферные каскады открыты независимо от выборки устройства.

Вход EW используется как синхросигнал для записи информации в регистр при MD=0 и для синхронной установки триггера запроса прерывания.

Триггер запроса прерывания служит для выработки сигнала запроса прерывания в процессорной системе. При установке системы в исходное состояние низким уровнем сигнала CLR триггер запроса прерывания устанавливается в 1, т.е. данное устройство не требует прерывания. Одновременно этим же сигналом происходит установка регистра в 0. принято, что мбр находится в состоянии прерывания, когда выходу INR соответствует лог.0, что позволяет обеспечить прямое соединение с входами запроса блока приоритетного прерывания. При работе в режиме ввода (т.е. на входе MD сигнал низкого уровня) входной сигнал EW производит запись информации в регистр данных и установку триггера запроса в 0. триггер запроса прерывания устанавливается в 1 при условии выбора устройства (также вырабатывается сигнал прерывания на выходе INR).

Микросхемы для "ЮТ-88"

 

     КР580ГФ24 - микросхема генератора тактовых сигналов, используемого для синхронизации работы микропроцессора KP580BM80A.
     Генератор формирует две фазы С1 и С2 с импульсами положительной полярности, амплитудой 12 В и частотой 0,5 - 3,0 МГц. Кроме того, генератор выдает тактовые сигналы опорной частоты с амплитудой около 5 В (уровень микросхем ТТЛ), стробирующий сигнал состояния STB и тактовые сигналы С, синхронизированные с фазой С2 с амплитудой ТТЛ уровня.
     Генератор синхронизирует сигналы RDYIN и RESLN фазой С2.
     Условное графическое обозначение микросхемы и ее структурная схема показаны на рисунках 1 и 2. В таблице 1 приведены назначения ее выводов.

 
Графическое обозначение м/сх КР580ГФ24   Структурная схема м/сх КР580ГФ24

Таблица 1

     Генератор тактовых сигналов состоит из генератора опорной частоты, счетчика-делителя на 9, формирователя фаз С1 и С2 и логических схем. Для стабилизации тактовых сигналов опорной частоты ко входам XTA1L1 и ХТА1L2 генератора подключается кварцевый резонатор, частота которого должна быть в 9 раз больше частоты выходных сигналов С1 и С2. В радиолюбительской практике чаще всего используются кварцевые резонаторы 15 - 20 МГц. Если частота кварцевого резонатора больше 10 МГц, то последовательно с ним необходимо включить конденсатор емкостью 3 - 10 пФ.
     Выход TANK предназначен для подключения колебательного контура, работающего на высших гармониках резонатора.
     Контур стабилизирует тактовые сигналы опорной частоты.
     Тактовые сигналы, синхронные с сигналами опорной частоты, с выхода OSC используются в том случае, если в микропроцессорной системе установлены несколько генераторов и надо синхронизировать их работу.
     Стробирующий сигнал состояния STB формируется при наличии на входе SYN напряжения высокого уровня, поступающего с выхода микропроцессора KP580ВM80A в начале каждого машинного цикла. Сигнал STB используют для занесения информации состояния микропроцессора в микросхему КР580ВК28 или КР580ВК38 для формирования ими управляющих сигналов.
     Для согласования работы микропроцессора КР580ВМ80А с другими устройствами сигнал RDYIN синхронизируется по фазе С1 на выходе RDY генератора. Выходной сигнал SR используют для установки в исходное состояние микропроцессора и других микросхем в системе.

     KP580BК38 (прежнее обозначение КР580ИК38) - микросхема системного контроллера и буферного регистра данных. Используется в компьютерах и микропроцессорных системах, собранных на базе микропроцессора KP580BM80A как формирователь управляющих сигналов и как буферный регистр данных. Условное графическое изображение микросхемы и ее структурная схема показаны на рисунках 3 и 4. Назначение выводов - в таблице 2.

 
Графическое обозначение м/сх KP580BК38   Структурная схема м/сх KP580BК38

Таблица 2

     Системный контроллер формирует управляющие сигналы по сигналам состояния микропроцессора при обращении: к запоминающим устройствам RD и WR, при обращении к устройствам ввода/вывода RD10 и WR10, INTA, а также обеспечивает прием и передачу 8-разрядной информации между каналами данных микропроцессора (выводы D7 - D0) и системным каналом по выводам DB7 - DB0.
     Системный контроллер состоит из двунаправленной буферной схемы данных, регистра состояний и дешифратора управляющих сигналов.
     Восьмиразрядная параллельная трехстабильная буферная схема данных принимает информацию с канала данных микропроцессора по выводам D7 - D0 и передает в регистр состояния информацию состояния, на системный канал по выводам DB7 - DB0 выдает данные в цикле записи по сигналу ТR. В цикле чтения по сигналу RC буферная схема принимает данные с системного канала по выводам DB7 - DB0 и передает их по выводам D7 - D0 на канал данных микропроцессора.
     Регистр состояния по входному сигналу STB фиксирует информацию состояния микропроцессора в такте Т1 каждого машинного цикла микропроцессора.
     Дешифратор управляющих сигналов формирует один из управляющих сигналов в каждом машинном цикле: при чтении ЗУ - RD, при записи в ЗУ - WR, при считывании информации из устройств ввода/вывода - RD10, при записи в них - WR10, при подтверждении запроса прерывании - сигнал INTA.
     Асинхронный сигнал BUSEN управляет выдачей данных с буферной схемы и управляющих сигналов с дешифратора. При напряжении низкого уровня на входе BUSEN буферная схема передает все данные и формируется один из управляющих сигналов; при напряжении высокого уровня все выходы микросхемы переходят в высокоомное состояние.
     Напряжение высокого уровня на входе HLDA переводит выходы RD, RD10 и INTA в пассивное состояние (высокого уровня) и блокирует передачу информации через буферную схему данных.
     Управляющие сигналы WR и WR10 формируются в цикле записи по сигналу STB.
     При работе с микропроцессором К580ВМ80А системный контроллер в цикле подтверждения запроса прерывания формирует три сигнала INTA для приема трех байтов команды CALL от контроллера прерывания (если он есть).
     В небольших микропроцессорных системах выход INTA микросхем KP580BK38 можно подсоединять к напряжению + 12 В через резистор 1 кОм. Во время действия сигнала RC буферная шина данных микросхемы формирует код команды RST7 и передает его на канал данных микропроцессора.
     Таким образом, микросхема - единственный вектор прерывания с номером 7 без дополнительных компонентов.

     КР580ИР82 - микросхема 8-разрядного адресного регистра, предназначенная для связи микропроцессора с системной шиной; обладает повышенной нагрузочной способностью. Микросхема КР580ИР82 - восьмиразрядный D-регистр с "защелкой" без инверсии и с тремя состояниями на выходе. Условное графическое обозначение и ее структурная схема приведены на рисунках 5 и 6. Назначение выводов - в таблице 3.

 
Графическое обозначение м/сх КР580ИР82   Структурная схема м/сх КР580ИР82

Таблица 3

     Микросхема состоит из восьми одинаковых функциональных блоков и схемы управления. Блок содержит D-триггер - "защелку" и мощный выходной вентиль. При помощи схемы управления производится стробирование записываемой информации и управление третьим состоянием мощных выходных вентилей.
     В зависимости от состояния стробирующего сигнала STB микросхемы могут работать в двух режимах: в режиме шинного формирователя или в режиме хранения. При высоком уровне сигнала STB и низком сигнале ОЕ микросхема работает в режиме шинного формирователя: информация на выходах Q повторяется или инвертируется по отношению к входной информации D. При переходе сигнала STB из состояния высокого уровня в низкий происходит "защелкивание" передаваемой информации во внутреннем триггере, и она сохраняется до тех пор, пока на входе STВ присутствует напряжение низкого уровня. В течение этого времени информация на входах не влияет на состояние выходов Q. При переходе сигнала STB вновь в состояние высокого уровня состояние выходов приводится в состояние, соответствующее информационным входам Q.
     При переходе сигнала ОЕ в состояние высокого уровня все выходы Q переходят в высокоомное состояние независимо от входных сигналов STB и Q. При возвращении сигнала ОЕ в состояние низкого уровня выходы Q переходят в состояние, соответствующее внутренним триггерам.
     При обращении к внешнему устройству микропроцессор в начальный период цикла выполнения микрокоманды выдает на местную шину адрес этого устройства, который через системную шину передается необходимым числом регистров микросхемы.

     Микросхема КР580ВВ55А (старое обозначение К580ИК55А) - программируемое устройство ввода/вывода параллельной информации. Применяется в микропроцессорной технике в качестве элемента ввода/вывода общего назначения для подключения интерфейсных устройств (клавиатуры, принтера, накопителя на магнитной ленте и т. д.) к магистралям данных. Условное графическое изображение микросхемы показано на рисунке 7, а ее структурная схема - на рисунке 8. Данные о назначении выводов вы найдете в таблице 4.

 
Графическое обозначение м/сх КР580ВВ55А   Структурная схема м/сх КР580ВВ55А

Таблица 4

     Обмен информацией между магистралью данных системы и микросхемой KР580BB55A осуществляется через 8-разрядный двунаправленный канал данных (D). Для связи с периферийными устройствами используются 24 линии ввода/вывода, сгруппированные в три 8-разрядных канала БА, ВВ и ВС, режимы работы которых и направление передачи информации определяются программным способом.
     Микросхема имеет три режима работы. В режиме 0 обеспечивается синхронная, программно-управляемая передача данных через два независимых 8-разрядных канала ВА и ВВ и два 4-разрядных канала ВС.
     В режиме 1 обеспечивается ввод или вывод информации "в" или "из" периферийного устройства через каналы ВА и ВВ по специальным сигналам. При этом линии канала С используются для приема и выдачи сигналов управления обменом информацией.
     В режиме 2 обеспечивается возможность обмена информацией с периферийными устройствами через двунаправленный 8-разрядный канал ВА по специальным сигналам. Для передачи и приема сигналов управления обменом используются пять линий канала ВС. Выбор соответствующего канала и направление передачи информации через канал определяется сигналами А0, А1 (обычно соединяется с младшими разрядами канала адреса системы), RD, WR, CS в соответствии с таблицей 5.

Таблица 5

     Режим работы каждого из каналов ВА, ВВ и ВС определяется содержимым регистра управляющего слова (РУС). Записав в него управляющее слово, микросхему можно перевести в один из трех режимов работы: режим 0 - простой ввод/вывод, режим 1 - стробируемый ввод/вывод, режим 2- двунаправленный канал.
     При подаче сигнала SR регистр управляемого слова устанавливается в состояние, при котором все каналы настраиваются в режиме 0 для ввода информации. Режим работы каналов можно изменять не только в начале, но в самом процессе выполнения программы. Благодаря этому одна микросхема может в определенном порядке последовательно обслуживать несколько различных периферийных устройств. При изменении режима работы любого канала все входные и выходные регистры каналов и триггеры состояния сбрасываются. Разобраться в режимах работы каналов вам поможет рисунок 9.

  Режимы работы каналов

     Микросхема К589ИР12 - многорежимный восьмиразрядный универсальный буферный регистр. На одной или нескольких микросхемах этого типа можно реализовать ряд интерфейсных и вспомогательных устройств: регистры данных, буферные регистры со стробированием данных, мультиплексоры, двунаправленные шинные формирователи, прерываемые каналы ввода/вывода и другие.
     Условное графическое обозначение микросхемы показано на рисунке 10. Назначение выводов указано в таблице 6.

  Графическое обозначение м/сх К589ИР12

Таблица 6

     Микросхема состоит из восьми информационных триггеров, восьми выходных буферных устройств с тремя устойчивыми состояниями, отдельного D-триггера для формирования запроса на прерывания и гибкой схемы управления режимами работы регистра. Управляющие выводы микросхемы - CS1, CS2, MD и EW. Эти входы используются для управления выборкой устройств, информацией регистра, состоянием выходных буферных каскадов и триггером запроса на прерывание.
     Вход MD (выбор режима) определяет один из двух режимов работы. При наличии на входе MD логического 0 устройство работает для ввода информации. В этом случае выходные буферные каскады открыты. Управление записью осуществляется сигналом по входу EW. При появлении на входе MD логической 1 устройство будет работать в режиме вывода. В этом случае выходные буферные каскады будут находиться в открытом состоянии независимо от выборки устройства, вход EW используется как синхросигнал для записи информации в регистр при наличии на входе MD логического 0 и для синхронной установки триггера запроса прерывания.
     Триггер запроса прерывания служит для выработки соответствующего сигнала в микропроцессорной системе. При установке системы в исходное состояние низким уровнем сигнала CLR триггер запроса устанавливается в состояние запрета прерывания. Этот же сигнал заведует и разрешением прерывания. Считается, что микросхема находится в состоянии прерывания, когда на выходе INR устанавливается логический 0.

     Микросхемы К589АП16 и К589АП26 - двунаправленные шинные формирователи, своего рода усилители цифровых сигналов. Отличаются они тем, что, проходя через микросхему К589АП16, сигнал остается неизменным, а через К589АП26 - инвертируется. Используются эти микросхемы для управления шинами (магистралями) в цифровой и микропроцессорной технике. Обе микросхемы представляют собой 4-канальные коммутаторы, имеющие в каждом канале одну шину только для приема информации и одну двунаправленную шину для приема и выдачи информации.
     Условное графическое обозначение микросхем показано на рисунке 11, а структурная схема - на рисунке 12. Назначение выводов указано в таблице 7.

 
Графическое обозначение м/сх К589АП16 и К589АП26   Структурная схема м/сх К589АП16 и К589АП26

Таблица 7

     Для управления режимами работы и направлением выдачи информации используется специальная схема на двух элементах 2И. При появлении на входе CS подается логическая 1, формирователи переходят в выключенное высокоомное состояние. При наличии на входе CS логического 0 управление выдачей информации по шинам D0 и DВ осуществляется сигналом на входе управления выдачей информации DСЕ. Если на входе DCE логический 0, то открыта передача информации со входов DI на выходы DВ. При сигнале с уровнем логической 1 на этом же входе происходит передача информации с входов DВ на выходы 0 (см. таблицу 8).

Таблица 8


Интегральные микросхемы регистров (примеры) — Студопедия

Интегральные микросхемы регистров, как и другие микросхемы, имеют дополнительные управляющие входы, расширяющие их функциональные возможности и делающие их универсальными. В качестве примера рассмотрим микросхему К155ИР13.

К155ИР13— это 8-разрядный реверсивный регистр сдвига с возможностью параллельной записи информации. УГО этого регистра приведено на рисунке 57. Изучив назначение входных и выходных сигналов, легко усвоить функциональные возможности микросхемы и особенности её применения.

Рисунок 57 Реверсивный регистр сдвига и записи информации К155ИР13

Буферный регистр КР580ИР82,входящий в состав МП-комплекта КР580, построен на D-триггерах и предназначен для записи и сохранения 8-разрядных данных в течение заданного промежутка времени. Этот регистр называют также регистром-защёлкой. Например, в МП-системах на МР КР580 он используется сохранения в течение машинного цикла байта состояния, а на МП1810 — адреса, поступающего по мультиплексированной шине адреса-данных. Его функциональная схема и условное графическое обозначение приведены на рисунке 58,а,б.

Рисунок 58 Буферный регистр КР580ИР82:

а) — функциональная схема, б) — УГО

Регистр состоит из 8-и D-триггеров, тактируемых фронтом, и 8-и элементов с тремя выходными состояниями. Схема управления построена на двух элементах ИЛИ-НЕ.

Если на вход поступит разрешающий сигнал низкого уровня, а на вход STB — сигнал высокого уровня, то информация с входов передаётся на выходы. После перехода сигнала на входе STB с высокого уровня на низкий, информация, записанная в регистр, сохраняется до появления следующего разрешающего сигнала на входе STB. Сигнал высокого уровня переводит выводы DO0–DO7 в 3-е (высокоомное) состояние.


Таким образом, микросхема может работать в трёх режимах:

- =0, STB=1 — режим шинного формирователя;

- =0, STB=0 — режим защёлки:

- =1 — 3-е состояние (режим отключения от нагрузки).

Многорежимный буферный регистр (МБР) К589ИР12 является универсальным 8-и разрядным регистром, состоящим из D-триггеров и выходных буферных схем с 3-мя устойчивыми состояниями. МБР имеет также встроенную селективную логику: «Схема управления режимами» и отдельный D-триггер для формирования запроса на прерывание центрального процессора.

МБР предназначен для использования в качестве портов ввода информации в МП от внешних устройств, или портов вывода информации из МП во внешние устройства.


Функциональная схема МБР и его УГО приведены на рисунке 59,а,б.

Рисунок 59 МБР К589ИР12: а) Функциональная схема, б) УГО.

Схема управления режимами (D1, D2, D4) в зависимости от сочетания управляющих сигналов C, ВР, обеспечивает:

- Запись входной информации от внешнего устройства по сигналам , или выходной информации по сигналам ;

- Хранение информации по сигналам ;

- Выдачу информации по сигналам ;

- Передачу входной информации на выход (режим шинного формирователя) по сигналам .

Схема управления прерываниями (D3, D5, D6) формирует запрос на прерывание для МП по окончании сигнала записи информации в МБР от внешнего устройства по спаду сигнала «C». Сброс сигнала осуществляется по входу триггером D5 при выборе кристалла микропроцессором для считывания информации, а также при начальной установке МБР сигналом «R».

58902

1. Микросхема К589ИК02

Микросхема К589ИК02 - центральный процессорный элемент (ЦПЭ), представляет собой 2-разрядную микропроцессорную секцию, которая:
выполняет арифметические операции в дво­ичном дополнительном коде;
выполняет логические функции И, ИЛИ, НЕ и исключающее ИЛИ;
выполняет положительное и отрицательное приращения;
выполняет сдвиг влево и вправо;
выполняет проверку слова, части слова или одного разряда иа 0;
вырабатывает сигналы ускоренного переноса;
обладает возможностью наращивания разрядности;
имеет три типа шин входных данных, два типа шин выходных данных с тремя устойчивыми состояниями;
имеет 40 типов микрокоманд.
Микросхема содержит 11 регистров общего назначения и один накопительный регистр, независимый регистр адреса ЗУ, однотактную схему синхронизации. Условное графическое обозначение микросхемы приведено на рис. 1, назначение выводов — в табл. 1, структурная схема показана на рис. 2.

Таблица 1

Вывод Обозначение Тип вывода

Функциональное
назначение выводов

1, 2

I0, I1

Входы

Внешняя шина

3, 4

K0, K1

Входы

Маскирующая шина

5, 6

X, Y

Выходы

Ускоренный перенос

7

C0

Выход

Перенос

8

R0

Выход

Сдвиг вправо

9

R1

Вход

Сдвиг вправо

10

C1

Вход

Перенос

11

EA

Вход

Разрешение адреса

12, 13

A1, A0

Выход

Адрес памяти

14

GND

-

Общий

15-17

F6 - F5

Входы

Коды микрокоманд

24 - 27

F3, F0 - F2

18

CLK

Вход

Синхронизация

19, 20

D0, D1

Входы

Информация

21, 22

M1, M0

Входы

Информация

23

ED

Вход

Разрешение данных

28

Ucc

-

Напряжение питания

Микросхема выполняет арифметические, логические, регистровые функции 2-разрядно­го микропрограммируемого центрального процессора. Данные от внешних источников (таких, как главная память, внешние устройства и т. п.) поступают в ЦПЭ по одной из трех входных шин. Данные от ЦПЭ передаются на внешние устройства по одной из двух выходных шин. Внутри ЦПЭ данные хранятся в одном из 11 регистров сверхоперативного ЗУ (СОЗУ) или в аккумуляторе. Данные от входных шин. из регистров и аккумулятора поступают в арифметико-логическое устройство (АЛУ) через два внутренних мультиплексора А и В. Дополнительные входы и выходы служат для обеспечения распространения переноса, сдвигов и выбора микрокоманды.
Семь линий входной шины микрокоманд (F0-F6) декодируются внутри ЦПЭ для выборки функций АЛУ, выработки адреса СОЗУ и управления мультиплексорами А и В.
Входная шина М предназначена для передачи данных из внешней главной памяти в ЦПЭ. Данные с шины М поступают через внутренний мультиплексор на вход АЛУ. Входная шина I предназначена для передачи данных от внешних систем ввода/вывода в ЦПЭ. Данные с шины I поступают также на вход АЛУ через мультиплексор, но независимо от шины М. Разделение на две шины обеспечивает относительно малую загрузку шин памяти даже в том случае, если к шине I подключено большое число устройств ввода/вывода.
При другом варианте использования шины входы I могут быть соединены внешним монтажом с одной из выходных шин для получения операции сдвига на несколько разрядов (например, на байт). В этом случае устройства ввода/вывода коммутируются внешними схемами на входы М.
Сверхоперативное ЗУ содержит 11 регистров (R0—R9 и Т). Данные с выхода СОЗУ поступают через внутренний мультиплексор на вход АЛУ, а с выхода АЛУ, в свою очередь, на вход СОЗУ.
Для запоминания результата операции АЛУ в ЦПЭ имеется независимый регистр АС — аккумулятор. Выход аккумулятора связан через внутренний мультиплексор со входом АЛУ; кроме того, выход аккумулятора подключен к выходному буферному каскаду (на три состояния) для выдачи иа выходную шину D. Обычно шина Dиспользуется для передачи данных во внешнюю главную память или внешние устройства ввода/вывода.
Мультиплексоры А и В выбирают данные для двух входов АЛУ в зависимости от данных на шине микрокоманд. На входы мультиплексора А подаются данные шины М, выход СОЗУ и аккумулятор, на входы мультиплексора В — данные шины I, аккумулятор и данные шины К. Данные на выбранном входе мультиплексора В всегда логически умножаются на содержимое соответствующего входа К для обеспечения гибкого маскирования и возможности проверки разрядов.
Арифметико-логическое устройство способно выполнять арифметические и логические операции, включая двоичное сложение в дополнительном коде, прибавление и вычитание, поразрядное логическое сложение и умножение, поразрядное исключающее ИЛИ—НЕ и М< поразрядное логическое дополнение. Результат операции АЛУ может быть записан в аккумулятор или в один из регистров СОЗУ. Для выполнения операции сдвига вправо выведены отдельные шины «Вход сдвига вправо» (RI) и «Выход сдвига вправо» (RO). Линии входа и выхода переноса (С/ и СО) предназначены для обеспечения нормального распространения последовательного переноса Данные на выходы СО и RO поступают через два буферных усилителя (на три состояния каждый), причем разрешается выдача либо только иа СО, либо только на RO. Кроме того, стандартные выходы для схем ускоренного переноса Xи У по­зволяют получить ускоренный перенос для произвольной длины слова.
Возможность маскировать входы АЛУ при помощи    шины  К    значительно    увеличивает универсальность АЛУ. При неарифметических операциях схемы переноса используются для получения логической сборки ИЛИ всех разрядов слова с целью анализа на 0 результата операции или одного из регистров (например, микрокоманды ANR, ORR).
Таким образом, ЦПЭ обеспечивает гибкую проверку содержимого разрядов. Шина К используется также при арифметических операциях для маскирования частей обрабатываемых полей. Дополнительной функцией шины К является передача констант из микропрограмм в ЦПЭ.
Состояния на выходах Xн Yформируются в соответствии со следующим правилом: если обозначить информацию, поступающую иа вход АЛУ с мультиплексора А, как at, aO, а с мультиплексора В как b1 и b0, то в группах функций 0, 1, 2, 3 (описываются инже) уравнения для Xи Yпримут вид (с учетом того, что операция инвертирования происходит в мультиплексорах):
Х=а1*b1 Va0*b0,  Y = al • b1 V (a1 V b1) (a0 V b0).
В группах функций 4, 5, 6, 7 К=1, а X определяется из сравнения с нулем результата логической операции, причем Х=0, если результат логической операции равен нулю.
Во всех случаях информация на выходе пе­реноса СО определяется из уравнения С0 = C1*Y V X*Y.
Отдельный выход АЛУ поступает иа регистр адреса памяти (РА) и с него через выходной буферный каскад (на три состояния) — на выходную шииу А. Обычно РА и шина Аиспользуются для пересылки адресов во внешнюю главную память.    Регистр РА   и шина Амогут быть использованы также для выборки внешнего устройства при выполнении операции ввода/вывода.
В каждом микроцикле иа входы FЦПЭ поступает микрокоманда. Она декодируется, мультиплексоры выбирают операнды, и АЛУ производит нужную операцию. По отрицательному фронту синхроимпульса результат операции АЛУ либо помещается    в аккумулятор, либо записывается в выбранный регистр CОЗУ. Кроме того, в некоторых операциях результат операции АЛУ записывается в РА. Новая микрокоманда может быть подана только с положительным фронтом синхроимпульса. При внешнем управлении синхросигналом ЦПЭ синхроимпульс в микроцикле может быть пропущен, и так как схемы переноса, сдвига и ускоренного переноса не синхронизируются, то их выходы в этом такте могут быть использованы для выполнения ряда проверок данных в аккумуляторе и СОЗУ. При операциях в отсутствие синхросигнала содержимое регистров не изменяется.
Содержание выполняемой микрокоманды определяется функциональной (F-группа) и регистровой (F-группа) группами, которые задаются кодом по F-шине. F-группа определяется тремя старшими разрядами данных F4F6, а R-группа — четырьмя младшими разрядами F0—F3.
R-группа 1 включает регистры R0—R9, Т, АС и обозначается символом Rn, R-группа 2 и R-группа 3 содержат только регистр Т и акку­мулятор АС; они обозначаются AT.
В большинстве случаев установка сигнала на входах шииы К в 1 или 0 является соответственно либо выборкой, либо отсутствием выборки аккумулятора в данной микрокоманде. Мнемоника микрокоманд включена в каждое описание для справочных целей и может быть использована как язык микроассемблера.
В табл. 2 приведены статические, а в табл. 3 - динамические параметры микросхемы К589ИК02.

Таблица 2

Параметр Обозначение Значения параметров[max, (min)]

Ток потребления, мА

Icc

190

Входной ток низкого уровня при Uil = 0,45 В, мА:

Iil

 

для входов F0—F6, CLK, КО. К1, ЕА, ED

-0.25

для входов I0, I1, RI, Ml, МО

-1.5

для входа CI

-40

Входной ток высокого уровня при Uih=5,25 В, мкА:

IH

для входов F0—F6, CLK, КО, К1, ЕА, ED

40

для входов I0, I1, Rl, Ml, МО

60

для входа CI

180

для входа С/ Выходное напряжение низкого уровня, В

Uol

0.5

Выходное напряжение высокого уровня, В

Uoh

(2.4)

Выходной ток низкого уровня в состоянии «выключено» при Vol =0,45 В, мкА

Iozl

-100

Выходной ток высокого уровня в состоянии «выключено» при Uон =5,25 В, мкА

Iozh

100

Таблица 3

Параметр Обозначение Значение параметров

Время цикла, нс

Tc

100

70

-

Длительность импульса, нс

tW

33

20

-

Время установления сигнала на входах относительно сигнала на входе CLK. нс:

 

на входах F0—F6

tS (F-CLK, L)

60

40

-

на входах 10, I1, МО, Ml, КО, К1

St(1—CI.K. I.)  

50

30

-

на входах Rl, CI

tS(C1—CLK.L)

27

13

-

Время сохранения сигнала на входах относительно сигнала на входе CLK, нc:

 

на входах F0—F6

tH (CLK. H-F)

5

-2

-

на входах 10, I1, МО, Ml, КО, К1

tH (CLK.  L-I)

5

-4

-

на входах Rl, CI

tН (CLK. t-CI)

15

2

-

Время задержки распространения сигнала, не: от входов F0—F6 до выходов X, Y, R0

tР (F-X) tР

-

37

52

от входов 10, 11, МО, Ml, КО, К1 до выходов
X, Y, RO

tP(I—X)

-

29

42

от положительного фронта синхроимпульса
CLK до выходов X, Y, RO

tР (CLK, H—X)

-

40

60

от отрицательного фронта синхроимпульса
CLK до выходов X, Y, RO

tР (CI.K,  L-X)

20

-

-

от положительного фронта синхроимпульса
CLK до выхода СО

tР (CLK, H—CO)

-

48

70

от отрицательного фронта синхроимпульса
CLK до выхода СО

tР (CLK,  L—CO)

20

-

-

от входов F0—F6 до выхода СО

tР(F — СО)

-

43

65

от входов 10, 11, МО, Ml, КО, К1 до выхода СО

tР (I-CO)

-

30

55

от входа СI до выхода СО

Р(СI — СО)

-

14

25

от отрицательного фронта синхроимпульса
CLK до выходов АО, А1, DO, D1

Р (CLK.  L — AD)

5

32

50

Время задержки перехода от входов ЕА, ED до выходов АО, Al, DO, D1, нc

tDE(Е-AD)

-

12

25

58901

3. Микросхема К589ИК01

Микросхема К589ИК01 - блок микропро­граммного управления (БМУ), предназначен для  использования  в  устройствах    микропрограммного управления. Она выполняет сле­дующие операции:

  • прием начального адреса микропрограмм по 8-разрядной шине данных;
  • управление последовательностью выбора микрокоманд из памяти микропрограмм;
  • хранение и анализ 4-разрядного кода ко­манды на регистре команд;
  • выдача трех разрядов регистра команд для адресации регистров в ЦПЭ;
  • хранение двух признаков и условный пе­реход по ним;
  • управление прерываниями микропрограмм­ного уровня;
  • выдача на вход ЦПЭ или других устройств признаков, лог. 1 и лог. 0;
  • непосредственная адресация стандартных биполярных ПЗУ и ППЗУ;
  • адресация 512 микрокоманд с возможно­стью увеличения числа адресации ячеек допол­нительными схемами.

Условное графическое обозначение микро­схемы приведено на рис. 7, назначение вы­водов— в табл. 9, структурная схема пока­зана на рис. 8.

рис.7


рис.8

таблица 9

В состав БМУ входят следующие основные узлы:
РАМК — регистр адреса микрокоманд; СОСА — схема определения следующего адре­са микрокоманды; РК—регистр команд; ВБАС - выходной буферный каскад адреса строки; ВБРК— выходной буферный каскад регистра команд; TF  - триггер F; ТС — триг­гер С; TZ — триггер Z; ВВП—выходной бу­ферный каскад признаков; И1, И2, ИЗ — логи­ческие элементы И; ВБАК — выходной буфер­ный каскад адреса колонки.
При описании структурной схемы использу­ются следующие условные обозначения внут­ренних сигналов:
Fсодержимое TF; С — содержимое ТС; Z— содержимое TZ; ЗРК— сигнал   разрешения записи  в РК: ВРК — сигнал разрешения выдачи содержи­мого РК; С8С0 — адрес следующей микрокоманды, поступающей на входы РАМК; РК2—РК0 — содержимое РК;
РАМК - 9-разрядный регистр адреса мик­рокоманд, состоящий из D-триггеров с запи­сью информации по фронту сигнала синхрони­зации С. На входы DРАМК с выходов COCA поступает информация, которая является ад­ресом следующей микрокоманды. Информация с выходов РАМК поступает на ВБАС, ВБАК и COCA;
COCA - комбинационная схема, которая в зависимости от значений управляющих сигна­лов на входах АСО - АС6, EWAи информа­ции, поступающей с шин КО - К7 и узлов TF, ТС, TZ, РАМК и РК, формирует сигналы: С8 - С0,  СРП -  сигнал разрешения прерыва­ния, ЗРК, ВРК.
РК - 4-разрядиый регистр команд, состоя­щий из D-триггеров типа «защелка>, записы­вающих информацию со входов КЗ - К0 при ЗРК=1 н С=0. РК используется для хранения разрядов команды, по которым в дальнейшем можно выполнить условный переход, или при выдаче содержимого РК на выходы РК0 - РК2 для определения адреса регистра в ЦПЭ;
ВБАС - служит для выдачи старших раз­рядов РАМК на выходы А4 - А8, которые оп­ределяют адрес строки следующей микроко­манды. Выходы А4 - А8 переводятся в 3-е (высокоомное) состояние при ЕЯА = 0 или EN - 0; если ERA =1 и EN=1, то на выходы А4 - А8 передается информация со старших разрядов РАМК;
ВБАК - служит для выдачи младших раз­рядов РАМК на выходы A3 - АО, которые оп­ределяют адрес колонки следующей микро­команды. Выходы A3 - АО переводятся в 3-е состояние при EN - 0; если ЕN=1, то на выхо­ды A3 - АО передается информация о младших разрядах РАМК;
ВБРК -  служит для выдачи трех младших разрядов РК на выходы    РКОРК2.
Выдача информации происходит при EN=1 и ВРК=1; в противном случае на выходах РК0 - РК2 -  напряжение высокого уровня.
TF - D -триггер типа «защелка> служит для хранения при С = 0 инвертированной ин­формации со входа FI. Информация Fс выхо­да TFиспользуется при условных переходах в COCA и поступает на Dвходы ТС и TZ. При CLK= 1 TFотслеживает значение иа вы­ходе F1, причем F=F1;
ТС - D-триггер с записью информации по фронту. Запись в ТС происходит при £С0=О по фронту сигнала синхронизации. Содержи­мое ТС используется в COCA при условных переходах или может быть передано на выход FOпри FC3=Qи £С2=1; при этом £0 = С;
TZ - D-триггер с записью информации по фронту. Запись в TZпроисходит при £С/=0 по фронту сигнала С. Содержимое TZисполь­зуется в COCA при условных переходах или может быть передано на выход FOпри FC3= = !, £С2 = 0; при этом FO = 2;
ВБП - служит для выдачи на выход F0 содержимого TC, TZлог. 1 или лог. О при EN=1. Если EN=0, то
ыход F0 — в 3-м состоянии. Выборка следующего адреса микрокоманды БМУ обеспечивает выполнение функции безус­ловных и условных переходов. Эти функции используются для реализации операций без­условного и условного переходов в составе каждой микрокоманды. Каждая микрокоман­да обычно содержит поле операции перехода, которое определяет команду перехода и, сле­довательно,  следующий  адрес  микрокоманды.
Для минимизации числа выводов БМУ и упрощения логической схемы выборки следую­щего адреса массив адресов микропрограмм организован в виде двумерного массива (мат­рицы). Каждый адрес микрокоманды соответ­ствует элементу матрицы на пересечении опре­деленных строки и колонки. Таким образом, 9-разрядный адрес микрокоманд определяется двумя адресами: адресом строки (старшие пять разрядов) и адресом колонки (младшие четыре разряда). Следовательно, матрица ад­ресов может содержать максимально 32 адре­са строки и 16 адресов колонок — всего 512 адресов.
Логическая схема выборки следующего ад­реса БМУ широко использует эту двумерную схему адресации. Например, из любого места матрицы, определенного своей строкой и ко­лонкой, можно безусловно передавать управ­ление в любое место адресной матрицы. Дей­ствительно, для каждого данного адреса (элемента матрицы) существует фиксирован­ное подмножество адресов микрокоманд, ко­торые могут быть выбраны в качестве следую­щего адреса. Эти адреса, на которые   возможен переход, назовем множеством перехода. Каждый тип функции перехода БМУ обладает своим множеством переходов.
Логическая схема признаков БМУ обеспе­чивает хранение текущего значения признака, поступающего на вход F1, и выдачу его на вы­ход признаков F0. Функции переходов БМУ выбираются в за­висимости от сигналов на семи входных ши­нах, обозначенных АС0АС6. По фронту син­хросигнала 9-разрядиый адрес микрокоманд, выработанный логической схемой определения следующего адреса, загружается в регистр ад­реса микрокоманд. Этот адрес микрокоманды из РАМК выдается в память микрокоманд по девяти      выходным      шинам,      обозначенным А0 - А8. Выходы адреса микрокоманд подраз­деляются на выходы адресов строк и колонок следующим образом: А8 - А4 -  адрес строки; A3А0 - адрес колонки.
Каждой функции управления адресом соот­ветствует своя кодовая комбинация на функ­циональных входных шинах АС. Разряды 26 этой кодовой комбинации определяют вид функции. Ниже следует детальное описание каждой из 11 функций переходов. Для указания адресов строк и колонок исполь­зуются следующие обозначения: СТРn — 5-разрядиый адрес следующей строки; КОЛn — 4-разрядный адрес следующей колон­ки; п — десятичный номер строки или колонки. Для выработки следующего адреса микро­команды  по  безусловному  переходу    используется текущий адрес микрокоманды, т. е. со­держимое регистра адреса микрокоманд перед приходом синхроимпульса, и некоторые разря­ды из кода на шинах АС.
Таким образом, последующая функция пе­рехода будет использовать адрес строки в ре­гистре РАМК, а не измененный адрес строки. Заметим, что функция загрузки всегда блоки­рует функции переходов на шинах АСОАС6. Однако по ней не блокируется разрешение на выдачу содержимого РК на шины РКОРК2, а также разрешение на прием в РК содержи­мого шин К4К7 при наличии на шинах функции ICEи JPXсоответственно. Кроме того, по шине EWAне запрещается разреше­ние строба прерывания и всех функций управ­ления признаками. При подаче лог. 0 на вход ENвыполнение функции БМУ не   блокируется, но выходы А0—А8, F0 и РК2—РК0 пере­водятся в 3-е состояние.
В табл. 10 и 11 приведены статические и динамические параметры К589ИК01.

Таблица 10

Таблица 11

589IR12 Микросхемы Русский Клон Intel 8212

589IR12 - Многофункциональный буферный регистр (аналог Intel 8212, 24 контакта)

Производство данных 1989

NEW

Военная техника из старого инвентаря.

589IR12 - Многофункциональный буферный регистр (аналог Intel 8212, 24 контакта, 1989)

------------------------------------------------- ----------------------------

Реквизиты платежа

ОПЛАТА В США

Я принимаю платежи:

PayPal

------------------------------------------------- -------------------------------

Сведения о доставке

Доставка из Украины авиапочтой с номером отслеживания

Страхование входит в стоимость доставки

Мы предлагаем комбинированные скидки на доставку

Время доставки
Европа 10-12 дней
Германия, Италия 14-18 дней
США, Канада 12-15 дней
Азия, Южная Америка 14-20 дней
Австралия, Новая Зеландия 20-24 дня
Африка, Центральная Америка 24-34 дня

------------------------------------------------- -------------------------

Если у вас есть вопросы, пожалуйста, свяжитесь с нами перед покупкой

,

ADSP-SC589 Лист данных и информация о продукте

Подробнее

Процессор ADSP-SC589 является частью новой высокопроизводительной энергоэффективной серии реального времени, которая обеспечивает выполнение операций с плавающей запятой с частотой более 24 гигабит в секунду с использованием двух улучшенных ядер SHARC + ® и усовершенствованных ускорителей DSP ( FFT, FIR, IIR). Серии ADSP-SC58x и ADSP-2158x потребляют менее 2 Вт, что делает новую линейку процессоров более чем в 5 раз более энергоэффективной, чем предыдущие продукты SHARC.Это преимущество обеспечивает лучшую в отрасли производительность цифровой обработки сигналов для приложений, где управление температурным режимом устанавливает предел для потребляемой мощности или когда нельзя допускать более высокие затраты и более низкую надежность вентиляторов. Приложения включают автомобильную, бытовую и профессиональную аудиосистему, многоосевые системы управления двигателями и системы распределения энергии.

Продукты ADSP-SC58x дополняют ядра SHARC + и ускорители DSP с добавлением процессора ARM ® Cortex-A5 с расширениями FPU и Neon DSP для выполнения дополнительных задач обработки в реальном времени и управления периферийными устройствами, используемыми для взаимодействия с временем -критические данные в аудио, промышленном замкнутом контуре и в приложениях промышленного зондирования.Эти интерфейсы включают в себя Gigabit Ethernet, USB High-Speed, мобильное хранилище (включая SD / SDIO), PCI Express и множество других вариантов подключения для гибкой и упрощенной конструкции системы.

Семейство ADSP-2158x разработано для приложений, в которых исключительно необходим сопроцессор DSP, и включает в себя два ядра SHARC + и набор периферийных устройств, согласованных с ядром DSP.

Новое, совместимое с кодом, улучшенное ядро ​​SHARC + имеет улучшения тактовой частоты и энергоэффективности, а также добавляет параметры кэша команд / данных, встроенную поддержку с плавающей запятой двойной точности и ряд других новых инструкций.Семейства ADSP-SC58x / 2158x, разработанные для маломощных и использующих CMOS-процесс с малой утечкой, обеспечивают 500 МГц с учетом среды 105 ° C и предоставляют план будущих реализаций с более высокой производительностью. Более 1,8 Мбайт быстрой SRAM на кристалле и до двух интерфейсов DDR3 / 2 / LP обеспечивают эффективную производительность в режиме реального времени, а подсистема памяти включает значительные усовершенствования с усовершенствованными механизмами DMA для одновременной передачи данных.

С программной защитой IP-адресов усиливающаяся отраслевая проблема безопасности включает в себя защиту ARM ® TrustZone ® и встроенные крипто-аппаратные ускорители.Для приложений, где надежность является критическим требованием, аппаратные средства контроля четности и исправления ошибок обеспечивают более высокую целостность данных. Полная интеграция и функции с низким энергопотреблением, предлагаемые новыми сериями ADSP-SC58x и ADSP-2158x, обеспечивают значительную экономию BOM и площади платы и обеспечивают меньшую сложность конструкции и сокращают время выхода на рынок для современных сложных приложений.

ADSP-SC58x / 2158x поддерживается удостоенным наград набором средств разработки Crosscore ® Embedded Studio от ADI, предоставляя инженерам-проектировщикам интерактивные инструменты разработки в реальном времени, помогающие оптимизировать их дизайн и ускорить выход на рынок.

Кроме того, ADI и Micrium объединились для предложения ядер реального времени µC / OS-II ® и µC / OS-III ® на ядрах SHARC + и ARM Cortex-A5, а также USB-хоста Micrium, USB-устройства и стеки файловой системы, работающие на ARM Cortex-A5.

Analog Devices также предоставляет надстройку Linux для CrossCore Embedded Studio, специальный пакет поддержки плат Linux, основанный на Buildroot, позволяющий клиентам, заинтересованным в использовании стеков связи и пакетов приложений, доступных для встроенного Linux, работающих на ARM Cortex-A5. ядро.Целевой доступ к Linux - сентябрь 2015 года. Чтобы запросить его, заполните форму запроса программного обеспечения и укажите «Поддержка Linux SC58x» в поле «Дополнительные комментарии».

Плата разработки ADSP-SC589 EZ-KIT-Lite и эмуляторы ICE-1000/2000 облегчают создание, тестирование и отладку расширенных приложений. Работая в тандеме с CrossCore Embedded Studio, эмуляторы обеспечивают современную поддержку всех JTAG-совместимых процессоров Analog Devices, теперь использующих CoreSight от ARM.

,

Отправить ответ

avatar
  Подписаться  
Уведомление о