Почему jk триггер называется универсальным: Универсальный JK-триггер.

Содержание

Универсальный JK-триггер.

Триггер такого типа имеет два информационных входа J и K, динамический тактовый вход С и статические входы R, S. При этом входы R и S имеют приоритет над всеми остальными входами. Это делает его похожим на RS-триггер, однако у него благодаря наличию входов J и K все-таки есть целый ряд отличий. Специфика работы такого триггера следующая.

Вход J (от англ. Jump — прыжок) аналогичен входу S у RS-триггера. Если подать на него логическую единицу при К=0, то при совпадении этого сигнала по времени (момент t1 на диаграмме рис.7) с сигналом синхронизации С, выход Q перейдет в состояние логической 1. Вход K (от англ. Kill — отключение) аналогичен входу R у RS-триггера. Если подать на этот вход логическую 1 при J=0 (момент времени t2 на диаграмме), то выход Q перейдет в состояние логического 0. Логика работы JK-триггера такова, что при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное (момент времени t3 на диаграмме).

На практике применяются только синхронные JK-триггеры. В этом случае состояния основных входов J и K учитываются только в момент наличия сигнала тактирования С, например по положительному (переднему) фронту импульса на входе синхронизации. На диаграмме (рис.7) также показана приоритетность сигналов со входов R и S.

Рисунок 7 – Условное обозначение и временная диаграмма JK -триггера

JK-триггер называют универсальным из-за того, что из него легко можно получить D-триггер или Т-триггер. Он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической 1. К примеру, если объединить эти входы, то получим Т-триггер

Вопросы

1. Дайте определение триггеру.

2. Чем различаются асинхронный и синхронный триггеры?

3. Чем различаются статический и динамический триггеры?

4. При каком условии на прямом выходе асинхронного RS-триггера будет 1?

5. При каком условии на прямом выходе асинхронного RS-триггера будет 0?

Тема 15 Системы автоматики и их элементы

План

1. Виды, структурные схемы и особенности систем автоматики.

2. Элементы систем автоматики

3. Реле

1.Виды, структурные схемы и особенности систем автоматики.

Автоматизация производственных процессов облегчает условия работы людей, повышает производительность труда, надежность работы производственных машин и механизмов, улучшает качество продукции, уменьшает расход материалов и энергии.

Различают следующие системы автоматики:

1. Системы автоматического контроля (измерения)

2. Системы автоматического управления

3. Системы автоматического регулирования

В автоматике применяют пневматические, гидравлические, механические, электронные, оптические и другие элементы, но самыми многочисленными являются электрические и магнитные элементы.

По структуре системы автоматики могут быть замкнутые и разомкнутые. Замкнутые системы имеют цепь обратной связи.

Система автоматического контроля (САК) предназначена для автоматического контроля различных физических величин (параметров), сведения о которых необходимы при управлении объектом.

Рисунок 1 – Структурная схема системы автоматического контроля

ОК – объект контроля (уровень жидкости, температура, давление и т.д.)

ИП – измерительный преобразователь. Он воспринимает измеряемую величину преобразует ее в электрическую величину. В связи с теми функциями, которые выполняют измерительные преобразователи, их еще называют чувствительными элементами или датчиками.

КС – канал связи. Он может содержать усилительные элементы, шифраторы, дешифраторы и др.

УО – управляющий орган

ВО – воспринимающий орган.

Конечные элементы ВО или УО на объект контроля никакого обратного воздействия не оказывают, т. е. система автоматического контроля разомкнутая.

Система автоматического управления предназначена для частичного или полного (без участия человека) управления объектом либо технологическим процессом. Эти системы широко применяют для автоматизации, например, процессов пуска, регулирования частоты вращения и реверсирования электродвигателей в электроприводах всех назначений.

Рисунок 2 – Структурная схема системы автоматического управления

Данная схема является разомкнутой. В такой системе управления функция контроля отсутствует. На управляющий орган УО воздействует оператор или сигнал через задающий орган ЗО поступает сигнал от другой системы автоматики. Задание оператора может быть введено в соответствии с ранее подготовленной программой, например включить или выключить электродвигатель, закрыть или открыть задвижку в водопроводе или газопроводе и т.д.

Управляющий сигнал через канал связи КС поступает на исполнительный орган ИО (если не требуется предварительная расшифровка и усиление сигнала), который воздействует на объект управления ОУ.

Разновидностью подобной системы автоматического управления является система автоматической защиты, назначение которой – прервать процесс при возникновении того или иного предельного режима.

Система автоматического регулирования(САР) поддерживает регулируемую величину в заданных пределах.

Рисунок 3 – Структурная схема системы автоматического регулирования

Система автоматического регулирования объединяет в себе функции контроля и управления, в ней осуществляется замкнутая цепь воздействий: объект регулирования – измерительный преобразователь – управляющий орган – исполнительный орган, который снова воздействует на объект управления.

Измерительный преобразователь ИП измеряет регулируемую величину и преобразует ее в величину другого вида, более удобную для воздействия на управляющий орган УО.

Управляющий орган воспринимает воздействие и срабатывает при достижении одного из заданных значений регулируемой величины, т. е. дает команду на работу исполнительного органа ИО, который в свою очередь, воздействует нужным образом на объект регулирования ОР.

Если разность между верхним и нижним пределами регулируемой величины сокращать, то можно представить себе систему, которая поддерживает с определенной точностью одно заданное значение регулируемой величины (уровня жидкости, скорости вращения вала или других величин).

К системам автоматического регулирования относятся также: система программного регулирования, в которой все операции управления выполняются по заранее заданной программе; следящая система, воспроизводящая на выходе с определенной точностью входное задающее воздействие, изменяющееся по заранее неизвестному закону.

Узнать еще:

JK-триггер. Чем он отличается от остальных триггеров?

Устройство и принцип работы JK-триггера

Наиболее сложный по конструкции триггер широко используется в цифровой технике благодаря своей универсальности. Это, так называемый, JK-триггер.

На рисунке видно, что JK-триггер имеет пять входов, в том числе прямой Q и инверсный выходы Q.

К уже известным входам R (Reset) – сброс, S (Set) – установка, С – тактовый вход добавлены ещё два. Это входы J (Jump) и K (Kill).

Благодаря наличию этих дополнительных входов появляется возможность несложными схемными средствами достигать интересных результатов.

Логика работы основных входов (C, J, K) реализована следующим образом. Если на входе J высокий потенциал, а на входе K – ноль, то триггер установится в единичное состояние по спаду тактового импульса на входе С. Если на входе J – ноль, а на входе К высокий потенциал то по спаду тактового импульса триггер “сбросится” в нулевое состояние. Когда J=K=0 независимо от тактовых импульсов состояние триггера не меняется.

И если J=K=1, то при приходе каждого тактового импульса состояние триггера меняется на противоположное. В этом случае триггер работает как делитель частоты на два.

Благодаря такой логике работы появляется возможность довольно гибко настраивать алгоритм работы триггера. Такая универсальность позволяет использовать JK-триггер в устройствах со сложной логикой работы.

На JK-триггерах несложно реализовать делитель частоты на десять. Если мы подадим на вход импульсы с частотой 10 кГц, то на выходе получим уже 1 кГц. Такие схемы называют декадным делителем или декадой.

Делители с различным коэффициентом пересчёта раньше активно использовались радиолюбителями при изготовлении электронных часов и несложных музыкальных инструментов. Данная схема очень неэкономична и займёт много места, если собирать её на дискретных элементах, так как в ней используется четыре триггера и элемент 2И.

В широко распространённую серию К155 на базе ТТЛ логики входит универсальный JK-триггер

К155ТВ1 (КМ155ТВ1).

Зарубежными аналогами этой микросхемы являются SN7472N, 7472, SN7472J. Этот триггер построен по двухступенчатой схеме и имеет сложную входную логику, где три входа J и три входа K объединены по схеме логического И. Кроме того триггер имеет прямой и инверсный выходы, входы установки и сброса (S и R) и вход тактовых импульсов С. Вот так он обозначается на схеме.

Вот так выглядит его внутренняя структура. Те, кто знаком с базовыми логическими элементами и устройством простейшего RS-триггера разберутся в устройстве JK-триггера без особых трудностей.

Этот триггер, как видно на схеме, организован на основе логических элементов И – НЕ с различным числом входов. В схеме присутствуют элементы: 2И – НЕ, 3И – НЕ, и 6И – НЕ. Наличие элементов 6И – НЕ, а также двухступенчатой структуры делает триггер многоцелевым и универсальным. В зависимости от конечной задачи, входы триггера могут объединяться или подключаться к другим логическим элементам схемы.

На микросхеме К155ТВ1 можно собрать несложную схему наглядно демонстрирующую работу JK-триггера. Как у почти всех микросхем этой серии 7 вывод – это корпус, а 14 вывод – это напряжение питания +5V. На 12 вывод (вход тактовых импульсов), и на прямой и инверсный выходы триггера, (выводы 8 и 6), необходимо подключить светодиоды через токоограничивающие резисторы.

После подключения питания один из выходных светодиодов загорается. Теперь можно проверить работу триггера по входам установки и сброса. Для этого необходимо поочерёдно подавать на выводы 2 (R) и 13 (S) низкий потенциал или “корпус”.

Светодиодные индикаторы будут попеременно загораться и гаснуть, индицируя в каком состоянии находится триггер. Это проверка работоспособности. Теперь можно посмотреть работу триггера в счётном режиме. Для этого можно объединить входы J и K и соединить их с напряжением питания +5V через резистор.

Этого можно и не делать. По определению любой вывод микросхемы ТТЛ-логики, если он просто “висит” в воздухе и никуда не подключен, находится под высоким потенциалом (уровень логической единицы). Соединение свободных выводов микросхем с плюсом источника питания производится для предотвращения случайных срабатываний, то есть для повышения помехозащищённости.

Теперь можно подать на вход С импульсы такой частоты, чтобы их было визуально видно по работе светодиода HL1. Светодиоды, подключенные к выходам триггера, будут срабатывать с частотой в два раза меньше. То есть в этом режиме JK-триггер делит частоту входного сигнала на два.

Для тестирования триггера понадобится источник внешнего тактового сигнала, чтобы подать последовательность импульсов на вход C.

Простейший генератор прямоугольных импульсов можно собрать, используя микросхему К155ЛА3.

Она содержит четыре элемент 2И – НЕ. Для генератора достаточно двух элементов. Период следования импульсов можно ориентировочно рассчитать по формуле T=1,4*R₁*C₁. Частота генератора прямоугольных импульсов в таком случае приблизительно будет равна f = 1/T. Для тех номиналов резистора R1 и конденсатора C1, что показаны на схеме, период генератора ориентировочно равен: T = 1,4 * 1000 * 0,00047 = 0,658 (с). Частота f = 1/0,658 = 1,5197… ~ 1,5 (Гц). В дальнейшем этот простейший генератор можно использовать для проверки работоспособности различных цифровых устройств.

Главная &raquo Цифровая электроника &raquo Текущая страница

Также Вам будет интересно узнать:

14 Триггеры – СтудИзба

Тема: Триггеры.

Вопрос 1.

Триггерами называют электронные устройства, обладающие двумя состояниями устойчивого равновесия и способные под воздействием управляющего сигнала переходить скачком из одного состояния в другое. Каждому состоянию триггера соответствует определенный (высокий или низкий) уровень выходного напряжения, который может сохраняться как угодно долго. Поэтому триггеры относятся к цифровым автоматам с памятью. В настоящее время триггеры выполняются на основе логических элементов в виде интегральных микросхем (ИМС). Они включены почти во все серии ИМС.

Триггеры применяются как переключающие элементы самостоятельно или входят в состав более сложных цифровых устройств, таких как счетчики, делители частоты, регистры и др.

В общем случае триггер имеет два выхода: прямой (Q) и инверсный (), сигналы на которых противоположны по уровню. Количество входов триггера зависит от его типа. Входы делятся на информационные и командные.

По способу записи информации триггеры делятся на асинхронные, у которых информационные и командные входы совмещены, и синхронные или тактируемые. Последние срабатывают только при поступлении на один из командных входов (синхровход) разрешающего импульса.

По числу ступеней триггеры делятся на однотактные и двутактные. В однотактных информация на выходах появляется практически одновременно с приходом информационного или синхроимпульса. Такие схемы срабатывают по перепаду сигнала 0-1 (по фронту синхроимпульса). В двухтактных триггерах переключение элементов происходит в два приема и сигнал на выходе появляется с задержкой. Они срабатывают по перепаду сигнала 1-0 (по спаду импульса).

В зависимости от логической структуры схемы управления различают RS-, D-, T-, JK-триггеры и др.

энциклопедия киповца

Триггер – это устройство, имеющее одно или два устойчивых состояния (выхода), из которых он выходит под воздействием определённых входных сигналов, после чего, в зависимости от входов и своего предыдущего состояния, триггер переходит в это же или другое устойчивое состояние.

Триггеры с одним устойчивым состоянием называются несимметричными и используются в качестве пороговых устройств, преобразователей сигналов произвольной формы в прямоугольные и т.д. Примером несимметричного триггера является триггер Шмитта.

Триггеры с двумя устойчивыми состояниями называются симметричными и обычно используются в качестве элементов памяти цифровых автоматов.

Далее будем рассматривать только симметричные триггеры.

В триггерах выделяют два вида входных сигналов: информационные и синхронизирующие.

Информационные сигналы определяют состояние триггера и присутствуют в любых триггерах. По типу информационных сигналов осуществляется классификация триггеров: D, T, RS, JK и т.д.

Синхронизирующие сигналы не являются обязательными и вводятся в триггерах с целью фиксации момента перехода в новое состояние, задаваемое информационными входами. На синхровход триггера поступают тактирующие импульсы задающего генератора, синхронизирующего работу цифрового автомата. Период следования импульсов соответствует одному такту автоматного времени.

Триггеры, у которых есть только информационные сигналы называются асинхронными, а триггеры, у которых есть и информационные и синхронизирующие сигналы называются синхронными.

Рассмотрим основные типы триггеров:

D-триггер – это элемент задержки, он имеет один информационный вход D и один выход Q и осуществляет задержку поступившего на его вход сигнала на один такт.

Условное обозначение и таблица переходов D-триггера изображены на рисунке.

С- синхроввод (для синхронизирующего сигнала)

D – сигнал на информационном входе триггера в такте t.

Q^t – выход триггера в такте t.

Q^t+1 – выход триггера в такте t+1 (в следующем такте).

Проиллюстрируем таблицу переходов на временной диаграмме:

D₁=0, Q₁=0 => Q₂=0

D₂=1, Q₂=0 => Q₃=1

D₃=1, Q₃=1 => Q₄=1

D₄=0, Q₄=1 => Q₅=0

D₁,D₂,D₃,D₄ – состояние входов на соответствующих тактах.

Q₁,Q₂,Q₃,Q₄,Q₅ – состояние выходов на соответствующих тактах.

С – состояние синхроввода

T-триггер – триггер со счетным входом, он имеет один информационный вход T и один выход Q и осуществляет суммирование по модулю два значений сигнала T и состояния Q в заданный момент времени.

Условное обозначение и таблица переходов T-триггера изображены на рисунке.

RS-триггер – триггер с раздельными входами.Этот триггер имеет два информационных входа: R и S и один выход – Q.

Условное обозначение и таблица переходов RS-триггера изображены на рисунке. (в данном случае изображен асинхронный триггер, у синхронного есть также вход С)

Вход S (set) – вход установки в единицу

Вход R (reset) – вход установки в ноль.

Анализируя таблицу переходов можно заметить, что переход триггера из 0 в 0 возможен при подаче комбинации R=0, S=0 или R=1, S=0, т.е. этот переход будет при R=X (безразличное состояние), S=0. Исходя из этого таблицу переходов можно изобразить в сокращенном виде:

При подаче комбинации S=R=1 состояние перехода Q^t+1 не определено и эта комбинация сигналов является запрещенной для RS-триггера.

JK-триггер – работает аналогично RS-триггеру, однако, в отличие от RS-триггера, входная комбинация J=1, K=1 не является запрещённой (при такой комбинации JK-триггер инвертирует выход). Этот триггер имеет два информационных входа: J – вход установки в единицу (аналог входа set) и K – вход установки в ноль (аналог входа reset) и один выход – Q.

Условное обозначение и таблица переходов JK-триггера изображены на рисунке. (в данном случае изображен асинхронный триггер, у синхронного есть также вход С)

JK-триггер называют “универсальным”, т.к. из него можно получить любой другой триггер.

Если не подавать на входы запрещенную комбинацию, то он работает как RS-триггер. Если на вход J подавать входной сигнал, а на вход K инвертированный входной сигнал, то получим D-триггер. И, наконец, если объединить входы J и K и подавать на них входной сигнал, то получим T-триггер.

Триггер со счетным входом (Т–триггер)

Основной особенностью Т-триггера является то, что при поступлении на его вход очередного импульса триггер изменяет свое состояние на противоположное. Существуют две структуры Т–триггеров: однотактная и двухтактная. Однотактные схемы в настоящее время практически не используются из-за их недостаточной надежности.

На рис. 8.7 представлена логическая схема Т-триггера со счетным входом, построенная на элементной базе “И-ИЛИ-НЕ”. Как видно из схемы, выходы триггера Q связаны со входами обратными связями.

Рис. 8.7. Логическая схема двухтактного Т- триггера

Двухтактная схема используется для того, чтобы с помощью обратной связи создать механизм запоминания предыдущего состояния триггера на время переходного процесса при установке триггера первой ступени в противоположное состояние.

УГО Т-триггера показано на рис. 8.9. Как видно из временной диаграммы (рис.8.8), при поступлении очередного импульса на счетный вход триггера его состояние меняется на противо-положное. При этом между моментами срабатывания триггеров первой и второй ступеней имеется временная задержка, равная длительности синхроимпульса. Частота импульсов, поступающих на вход триггера, делится на два, т.е. сам триггер срабатывает в 2 раза реже.

Рис. 8.8. Временная диаграмма работы Т-триггера

Рис. 8.9. УГО Т- триггера

Таблица 8.2

Сt	Q1t+0,5	Qt+1
	Q1t	Qt
	┐Qt	┐Qt

В табл. 8.2 представлена таблица переходов триггера со счетным входом. В ней символ “ ┐” обозначает инверсию сигнала Q.

Универсальный D-триггер (триггер-задержка)

Его особенность в том, что он имеет один информационный вход (название D от Delay). Триггер запоминает (задерживает) информацию, которая поступает по одному информационному каналу. Триггер также называется универсальным, так как на его основе можно построить все другие типы триггеров. Существуют две структуры D-триггера: однотактная и двухтактная.

8.3.1. Однотактный D-триггер

На рис. 8.10 показано УГО однотактного D –триггера. На рис.8.11 представлена логическая схема D -триггера, построенная на ЛЭ типа “ И-НЕ”. Особенность этой схемы состоит в том, что имеется только один информационный вход D.

Рис. 8. 10. УГО однотактного D-триггера

Рис. 8.11. Логическая схема однотактного D-триггера

Таблица 8.3

В табл. 8.3 дана таблица переходов однотактного D-триггера.

Из этой таблицы видно, что при С =1 на выходе триггера устанавливается состояние, равное значению входа D.

Двухтактный D-триггер

На рис. 8.12 представлена логическая схема двухтактного D -триггера, построенного на элементной базе “И-НЕ”. УГО двухтактного D –триггера представлено на рис. 8.13. Эта схема отличается от двухтактного R-S -триггера тем, что у нее только один информационный вход D.

Рис. 8.12. Логическая схема двухтактного D-триггера

Рис. 8.13. УГО двухтактного D-триггера

Рис.8.14. Т-триггер на основе двухтактного D-триггера

На основе двухтактного D-триггера можно построить Т-триггер, при этом роль счетного входа выполняет вход С (рис. 8.14).

Универсальный JK-триггер

Эта схема называется универсальной потому, что на ее основе можно построить все основные типы триггеров. JK-триггер имеет только двухтактную структуру (рис.8.15). УГО JK –триггера изображено на рис.8.16.

Рис. 8.15. Логическая схема JK –триггера

Рис. 8.16. УГО JK –триггера

Рис. 8.17. Временная диаграмма работы JK –триггера

На рис. 8.15 представлена логическая схема JK –триггера, которая представляет собой двухступенчатую структуру с обратными связями. Так как схема собрана на ЛЭ “И-НЕ”, то в таблице переходов (табл. 8.4) работа триггера рассматривается в условиях положительной логики. Вход J является входом установки в состояние “1” , вход K – входом установки в “0”.

Триггер первой ступени срабатывает по положительному фронту синхроимпульса, а триггер второй ступени управляется инвертированным синхроимпульсом, т. е. срабатывает по отрицательному фронту синхроимпульса через 0.5 такта.

Рассмотрим работу триггера, используя временную диаграмму (рис.8.17). В первом такте синхроимпульс С:=0, оба триггера находятся в нулевом состоянии. Во втором такте C:=1,K:=0, J: =1 и положительным фронтом синхроимпульса уста-

навливается триггер Q’:=1, а затем через 0,5 такта по заднему фронту это состояние передается во второй триггер Q: =1.

Таблица 8.4

Ct	J	K	Qt+0,5	Qt+1
	x	x	Qt’	Qt
			Qt’	Qt


			┐Qt’	┐Qt

В третьем и четвертом тактах С:=1, J:=1, K:=1 и в соответствии с таблицей истинности дважды устанавливаются в противоположное состояние оба триггера. В третьем такте Q’:=0 и Q:=0, а в четвертом такте Q’:=1 и Q:=1. В пятом такте J:=0 , K:=1 и оба триггера устанавливаются в нуль. Наконец, в последнем такте С:=1, J;=1, K:=1 состояние обоих триггеров снова изменяется на противоположное Q’:=1, Q: =1.

Счетчики

Счетчик – многоразрядный ФУ, предназначенный для подсчета количества импульсов, поступающих на его вход. Схемы счетчиков разнообразны, и их можно классифицировать по нескольким признакам:

1) в зависимости от системы счисления, в которой ведется подсчет числа импульсов, на: а) двоичные; б) двоично-десятичные;

2) по способу организации переноса между разрядами счетчика: а) с последовательным переносом, б) параллельным переносом, в) групповым переносом;

3) в зависимости от арифметической операции, выполняемой счетчиком: а) суммирующие, б) вычитающие, в) реверсивные;

4) по способу управления: а) асинхронные, б) синхронные.

10. 3.1 Счетчик с последовательным переносом

Рис.10.6. Двоичный суммирующий счетчик с последовательным переносом асинхронного типа.

На рис.10.6 и 10.7 приведены схема и УГО двоичного суммирующего счетчика с последовательным переносом асинхронного типа.

Рис.10.7. УГО счетчика

Ниже показана МОДИС- модель этого счетчика и временная диаграмма работы счетчика (рис.10.8).

Составим МОДИС- модель этого счетчика.

Описание переменных

‘ЗАВИСИМ’ С4 [1:K], Р [1: 2];

‘ИНЕЗАВ’ Р0, ГШ;

Описание схемы

С4 [1] ’:=‘ ‘ЕСЛИ’ ГШ ‘ТО’ 0

‘ИНЕСЛИ’ Р0 ‘ТО’ IC4 [1]

‘ИНАЧЕ’ C4 [1];

Р1 ‘:=‘ C4 [1] * P0

С4 [1:K] ‘:=‘ ‘ЕСЛИ’ ГШ ‘ТО’ 0

‘ИНЕСЛИ’ Р0 ‘ТО’ C4 [1:K]+1

“ИНАЧЕ’ C4 [1:K];

Рис. 10.8. Временная диаграмма работы счетчика

Каждый разряд счетчика делит частоту поступающих на его вход импульсов на 2. У асинхронного счетчика моменты срабатывания

отдельных разрядов счетчика определяются реальными задержками в схемах формирования переноса.

τp – время формирования переноса в одном разряде.

Быстродействие счетчика определяется временем пробега переноса по всем разрядам.

Трег= n * τp – время регистрации – интервал времени от момента поступления на вход счетчика очередного импульса до момента, когда новое значение установится во всех разрядах счетчика.

n –количество разрядов в счетчике.

10.3.2. Счетчик с параллельным переносом

Как следует из рис. 10.9. счетчик является синхронным, так как срабатывание всех триггеров происходит практически одновременно при поступлении на его вход сигнала Р0 . Схемы формирования переносов строятся по следующим формулам:

Р1 ‘:=‘ Р0 * Q1;

Р2 ‘:=‘ P1 * Q2 = P0 * Q1 * Q2;

…Pк ‘:=’ P0 * Q1 * Q2 * … * Qk-1; Трег≈ τp.

Счетчики с параллельным переносом обладают наибольшим быстродействием, причем Трег теоретически не зависит от количества разрядов. Однако на практике такие счетчики строятся не более, чем на 8 разрядов.

Рис. 10.9. Счетчик с параллельным переносом

Исследование работы триггеров — КиберПедия

Лабораторная работа № 1

Исследование работы триггеров

Цель работы:Изучить устройство и принцип действия триггеров (сменное устройство УС-14).

Асинхронный RS-триггер

RS-триггер – это триггер с раздельной установкой состояния логического нуля и единицы. Он имеет два информационных входа R и S. Его обозначение на функциональной схеме показано на рис. 1.

Рис. 1. RS-триггер с инверсными входами на элементах И-НЕ и его временная диаграмма.

Состояния триггера под воздействием определенной комбинации входных сигналов приведены в таблице 1.

Таблица 1. Состояния RS-триггера.

Входы	Выходы
`S	`R	Qⁿ⁺¹	`Qⁿ⁺¹
		Х	Х


		Qⁿ	`Qⁿ

При подаче на вход комбинации сигналов `S=0, `R=1 (входы инверсные) на выходе получим Qⁿ⁺¹=1. Такой режим называют режимом записи логической единицы. При подаче входных сигналов `S=1, `R=0 на выходе – Qⁿ⁺¹=0 (режим записи логического нуля или режим сброса). При `S=`R=1 состояние триггера не изменяется – режимом хранения информации. При `S=`R=0 состояние триггера будет неопределенным, так как во время действия информационных сигналов логические уровни на выходах триггера одинаковы (Qⁿ⁺¹=`Qⁿ⁺¹=1), а после окончания их действия триггер может равновероятно принять любое из двух устойчивых состояний. Поэтому такая комбинация `S=`R=0 является запрещенной.

Синхронный RS-триггер

Для синхронных триггеров изменение сигналов на информационных входах не достаточно для изменения состояния триггера. Необходим дополнительный командный импульс, который подают на специальный синхронизирующий (тактирующий вход). В зависимости от исполнения синхронные триггеры управляются либо по уровню напряжения тактового импульса (триггеры – защелки), либо по его фронту или срезу. Управление по уровню напряжения называют статическим, а по перепаду (фронту или срезу) импульса – динамическим.

Синхронные триггеры по уровню срабатывают в момент, когда напряжение тактового импульса достигает порогового уровня. Сигналы на выходах при этом принимают значения, которые определены функциональным видом триггера и сочетанием сигналов на информационных входах. Специфика этих триггеров такова, что пока длится тактовый импульс, смена сигналов на информационных входах приводит к новым переключениям выходов. С окончанием тактового импульса такой триггер сохраняет (защелкивает) свое выходное состояние. Другими словами, наличие тактового импульса обеспечивает триггеру асинхронный режим работы, отсутствие – режим хранения. Схема простейшего синхронного RS-триггера и его условное обозначение показаны на рис. 2.

Рис. 2. Синхронный RS-триггер.

Триггер на элементах И-НЕ имеет прямые статические входы, поэтому управляющим сигналом является уровень логической единицы. Если на вход С подать сигнал логической единицы С=1, то работа триггера аналогична работе простейшего асинхронного RS-триггера. При С=0 входы S и R не оказывают влияния на состояние триггера. Комбинация S=R=C=1 является запрещенной. Таблица 2 – состояния синхронного RS-триггера.

Таблица 2. Состояния синхронного RS-триггера.

Входы	Выходы
S	R	C	Qⁿ⁺¹	`Qⁿ⁺¹
любое	любое		Qⁿ	`Qⁿ


			X	X

D – триггер

D-триггером называют синхронный триггер, имеющий два входа: вход данных D и вход синхронизации С. D-триггер переключается по сигналу на С-входе, в состояние соответствующее уровню на D-входе. Условное обозначение D-триггера и его реализация на синхронном RS-триггере показаны на рис. 3.

Рис. 3. D – триггер.

Изменения на D-входе при С=0 не влияют на состояние выхода Q, триггер заперт по С-входу и находится в режиме хранения. Фронт С-сигнала вызывает переключение триггера в то состояние, которое было к этому моменту на входе D. При С=1, любое изменение D-входа вызывает изменение выхода Q. По спаду синхросигнала – на выходе фиксируется состояние, которое было на D-входе непосредственно перед этим моментом. Следующее изменение Q будет возможно только по фронту следующего синхроимпульса.

Чтобы процесс фиксации состояния D-входа проходил без сбоев, т.е. был однозначно предсказуемым, переходной процесс в схеме защелки, вызванный срезом С-сигнала, не должен накладываться на переходной процесс, вызванный переключением D-входа. Это значит, что всякие изменения состояния D-входа должны прекратиться за некоторое время до среза С-сигнала, называемое временем подготовки (setup time), и могут снова начинаться после среза С-сигнала не ранее чем через время выдержки (удержания) (hold time).

Необходимость введения и нормирования интервалов подготовки и выдержки характерна для всех функциональных узлов, имеющих вход синхронизации. Кроме того, для любого синхронного узла, существует минимально допустимая длительность синхроимпульса, обеспечивающая отсутствие сбоев из-за наложения переходных процессов от фронта и среза этого импульса.

Если требуется задержка записанной информации более чем на один такт, применяют DV-триггер, отличающийся от D-триггера наличием дополнительного информационного входа V. Когда V=1, триггер работает как D-триггер. При V=0 триггер закрыт, т.е. при любых комбинациях сигналов на входах D и C в ячейке памяти хранится информация, записанная в предыдущем такте.

Комбинированные D-триггеры имеют дополнительные входы асинхронной установки S и R. Как устройства запоминания двоичной информации D- и DV-триггеры применяются при построении регистров, счетчиков и других узлов цифровой техники.

JK-триггеры

JK-триггеры подразделяются на универсальные и комбинированные.

Универсальный JK-триггер имеет два информационных входа J и K. Вход J выполняет роль входа S в RS-триггере, а вход K – роль входа R, т.е. по входу J триггер устанавливается в состояние Q=1, а по входу K – в состояние Q=0.

JK-триггер отличается от RS-триггера прежде всего тем, что в нем устранена неопределенность, которая возникает в RS-триггере при определенной комбинации входных сигналов.

Комбинированный JK-триггер отличается от универсального наличием дополнительных асинхронных входов S и R для предварительной установки триггера в определенное состояние (логической 1 или 0). Универсальность JK-триггера состоит в том, что он может выполнять функции RS-, T-, и D-триггеров.

Простейший JK-триггер можно получить из синхронного RS-триггера, если ввести дополнительные обратные связи с выводов триггера на входы, которые позволяют устранить неопределенные состояния (рисунок 4).

Рис. 4. JK – триггер.

Две буквы Т (рис. 4б) указывают на наличие двух ступеней. Вход С, реагирующий не на уровень потенциала, а на его отрицательный перепад, выделен специальным значком. Вход, реагирующий именно на перепад, называют динамическим.

При J=K=0, не зависимо от синхросигнала С (рис. 4а), триггер находится в режиме хранения. При J=1, К=0 синхросигналом может быть открыт лишь элемент 1 и только при условии, что перед поступлением С-сигнала на выходе триггера был 0 (Q=0). Тогда по спаду синхросигнала триггер переключится в «1». Если же триггер до синхросигнала был в «1», то он так и останется в «1». Таким образом, J-вход выполняет функции синхронизированного S-входа. В силу симметрии схемы легко показать, что K-вход выполняет функции синхронизированного R-входа, переводя триггер в «0». Таким образом, при разных уровнях на J- и К-входах JK-триггер ведет себя как синхронный RS-триггер.

Существенно отличным от RS-триггера является поведение JK-триггера при J=K=1. Для RS-триггера такое состояние входов запрещено. При любом состоянии триггера сигналы обратной связи открывают для С-сигнала именно тот входной элемент И, пройдя через который, С-сигнал переведет триггер в противоположное состояние. Таким образом, при J=K=1 по спаду каждого С-сигнала JK-триггер меняет состояние своих выходов на противоположное. Это так называемый счетный режим, или Т-режим работы триггера (от toggle—кувыркаться).

Состояния JK-триггера приведены в табл. 3. Спад синхроимпульса показан в таблице стрелкой вниз. Это означает, что JK-триггер переключается не уровнем сигнала, а перепадом уровня (в данном случае по заднему фронту).

Таблица 3. Состояние JK-триггера.

Режим	С	J_n	K_n	Qⁿ⁺¹
Хранение	любое			Qⁿ
	любое	любое
Сброс	¯
Установка	¯
Инверсия предыдущего состояния	¯			`Qⁿ

Т-триггер

Т-триггер или счетный триггер имеет один информационный вход Т.

Каждый импульс на этом входе переводит его в новое состояние.

Т-триггер можно построить на базе D-триггера (рис. 5).

Рис. 5. Т-триггер.

Из D-триггеров для этого годятся только те, которые имеют динамическое управление по тактовому входу. Если на входе D поставить дополнительный двухвходовый элемент И и инверсный выход триггера `Q соединить с одним из входов элемента И, а на второй вход подать сигнал E, то получим Т-триггер с дополнительным разрешением по входу (рис. 5).

Если входы JK-триггера J, K и C объединить, то получим Т-триггер, который переключается каждым входным импульсом.

Т-триггеры используются как делители частоты на 2 или счетчики по модулю 2.

Т-триггеры в виде самостоятельных изделий не выпускаются.

Триггер Шмитта

Триггеры Шмитта используют в качестве пороговых устройств и формирователей прямоугольных импульсов из сигналов произвольной формы, в том числе и синусоидальных. Он обладает двумя устойчивыми состояниями, смена которых происходит скачком под воздействием входных сигналов. Характерная особенность триггера Шмитта – различие в пороговых уровнях входных сигналов, при которых происходит его переключение. Это свойство называется гистерезисом. Участок характеристики между обоими пороговыми значениями – верхним Uпор.в. и нижним Uпор.н. – определяет область гистерезиса, а разность пороговых уровней DUпор=Uпор.в–Uпор.н – ее ширину. Ширина области гистерезиса характеризует чувствительность триггера Шмитта к переключающим сигналам: чем она уже, тем чувствительность выше. На рисунке 6 изображено графическое обозначение триггера Шмита и его передаточная характеристика.

Uвых

Вход Выход U¹

U⁰

Uпор.н Uпор.в Uвх

Рис. 6. Триггер Шмита и его передаточная характеристика.

При входном сигнале низкого уровня выходное напряжение близко к нулю. Когда по мере роста входное напряжение достигнет нижнего порога Uпор.н, состояние триггера не изменится. Только когда входной сигнал сравняется с верхним пороговым напряжением Uпор.в, выходное напряжение скачком возрастет до уровня U¹вых»Uп. Дальнейшее повышение входного напряжения не изменяет выходного. Уменьшение входного напряжения вызывает обратное переключение только тогда, когда входной сигнал понизится до Uпор.н. В этот момент выходное напряжение скачком уменьшится до нулевого значения.

Порядок выполнения работы

1. Ознакомиться с устройством, принципом действия триггеров, изучить их основные характеристики, условные графические обозначение.

2. Установить кассету со сменным устройством УС-14 в разъем на передней панели стенда и закрепить ее винтами, расположенными с левой и правой стороны кассеты.

На лицевой панели БУК нажать кнопку «Сеть».

Нажать кнопку «Питание V +5».

Если светодиод под надписью « Питание V +5» не светится, отжать кнопку и через 2-3 минуты нажать повторно, если после этого светодиод не светится, то необходимо повернуть винты, крепящие кассету, по часовой стрелке на 0,5-2 оборота.

Если светодиоды не светятся, то выключить стенд и обратиться к преподавателю.

3. Исследовать работу D-триггера (D4).

3.1. Кнопками h2..h5 ПК подать комбинации сигналов `S, D, C, `R на входы D-триггера. Учесть, что сигнал со входа D передается на выходы триггера при поступлении положительного перепада импульса на входе С (изменение от низкого к высокому, т.е. отжать и нажать h4). Состояние выходов – на табло Q25, Q26 в двоичном коде (кнопка 10/2 нажата).

3.2. Заполнить таблицу 4 переключений D-триггера (Х – любое состояние). Построить временную диаграмму работы триггера.

Таблица 4. Результаты эксперимента.

Режим работы	Входы	Выходы
`S	`R	D	C	Q	`Q
Асинхронная установка			Х	Х
Асинхронный сброс			Х	Х
Неопределенность			Х	Х
Загрузка «1»
Загрузка «0»

4. Исследовать работу JK-триггера (D2).

4.1. Кнопками H9..h22 ПК подать комбинации сигналов `S, K, J, `R на входы JK-триггера. На вход синхронизации С сигнал поступает с ПСИ (подавать 1 импульс, кнопка “ПУСК” служит для подачи импульса, кнопку “УСТАН. 0” следует нажимать перед подачей следующего импульса). Состояние выходов – на табло Q27, Q28.

4.2. Заполнить таблицу 5 переключений JK-триггера. Построить временную диаграмму работы триггера.

Таблица 5. Результаты эксперимента.

Режим работы	Входы	Выходы
`S	`R	J	K	`C	Qⁿ⁺¹	`Qⁿ⁺¹
Асинхронная установка			Х	Х	Х
Асинхронный сброс			Х	Х	Х
Неопределенность			Х	Х	Х
Установка «1»
Сброс «0»
Переключение
Хранение (без изменений)

5. Построить Т-триггер на основе на JK-триггера и D-триггера.

5.1. Необходимые соединения выполнять перемычками вставляемые в разъемы XS (например, XS1-XS5 и XS3-XS7). Режим работы входов задавать кнопками.

5.2. Привести схему соединений.

5.3. Проверить работу триггера.

6. Построить D-триггер на основе на JK-триггера (например, соединив XS2-XS6).

6.1. Привести схему соединений.

6.2. Проверить работу триггера.

Примечание. Коммутация выходов КПИ.

КПИ1 – КПИ8 коммутация на «вх.1» (контроль V~).

На КВУ нажать

На «контроль V~» нажать «вх.1».

На программаторе СИ установить номер КПИ: КПИ1 – , КПИ2 – , КПИ3 – и т.д. и нажать «ПУСК». Номер КПИ отображается на левом индикаторе, при этом на первом и пятом слева индикаторах светиться запятая.

Осциллограф или вольтметр подсоединить к «выход V~».

Содержание отчета

1. Цель работы.

2. Схемы включения триггеров.

3. Таблицы состояний триггеров.

4. Временные диаграммы работы триггеров.

5. Выводы по работе.

5. Контрольные вопросы

1. Что называется триггером?

2. Как классифицируются триггеры по способу записи информации и по функциям?

3. Как работают триггеры Шмитта?

4. Чем отличаются D- и DV-триггеры?

5. Почему JK-триггеры называются универсальными?

6. Почему Т-триггеров нет в интегральном исполнении?

Лабораторная работа № 2

Исследование работы дешифраторов
с индикаторами в интегральном исполнении

Цель работы:Изучить устройство и принцип действия дешифраторов
(сменное устройство УС-16).

Дешифратор

Дешифратором(ДШ) называется устройство, служащее для преобразования кода числа на входе (или комбинации входных сигналов) в сигнал на определенном выходе. Другими словами, дешифратор представляет собой устройство, формирующих управляющий сигнал (например, высокого уровня) на одном из выходов, в то время как на остальных выходах сигналы отсутствуют (низкий уровень). Дешифраторы выпускаются в интегральном исполнении.

ДШ используют, когда нужно обратиться к цифровым устройствам, адрес (номер устройства) которых представлен двоичным кодом. Он также позволяет определить, в каком состоянии находится регистр, ОЗУ, счетчик и т.д.

Полный дешифратор — дешифратор, имеющий столько выходов m, сколько различных комбинаций может иметь n-разрядное двоичное число на его входах, т. е. m=2ⁿ. При m<2ⁿ^{дешифратор называется неполным или частичным.}

Дешифраторы подразделяют по способу организации дешифрации слова на одноступенчатые (линейные) и многоступенчатые (прямоугольные, пирамидальные).

Условное изображение ДШ с инверсными выходами показано на рис. 1,а.

А₀, А₁, А₂,…, А_n-1 – адресные входы, где индекс буквы А – показатель степени 2. Иногда эти входы просто нумеруют в соответствии с весами двоичных разрядов: 1, 2, 4, 8, 16,…, 2^n-1.

Выходы дешифратора имеют нумерацию, совпадающую с десятичным представлением двоичного числа от 0 до n-1. Если, например, слово на входе имеет код 101 (табл. 1), то активный сигнал будет только на пятом выходе дешифратора, т. е. 2²+0¹+2⁰=5.

Е (enable) – разрешающий вход. На рис. 1,а вход Е инверсный. При Е=0 разрешается работа ДШ. Активный уровень “0” будет только на одном выходе, номер которого соответствует поданному на вход двоичному числу, а на всех остальных “1”. При Е=1 на всех выходах устанавливаются неактивные уровни “1” независимо от поданных сигналов на адресные входы.

Схема линейного дешифратора на три входа, у которого число выходов m=2³=8приведено на рис.1,б. Число элементов одноступенчатого дешифратора определяется числом выходов.

Рис. 1. Дешифратор 3х8 с инверсными выходами.

Для схемной реализации каждого выхода дешифратора достаточно иметь один логический элемент И-НЕ (И) с числом входов, равным числу входов дешифратора. Каждый выход дешифратора принимает значение, равное логическому нулю, только при одном определенном наборе входных переменных A₀…A_n(см. табл. 1).

Таблица 1. Состояния дешифратора

Входы	Выходы	Функция
A₂	A₁	A₀	Q0	Q1	Q2	Q3,	Q4	Q5	Q6	Q7
											`Q0=`A₂`A₁`A₀
											`Q1=`A₂`A₁A₀
											`Q2=`A₂A₁`A₀
											`Q3=`A₂A₁A₀
											`Q4=A₂`A₁`A₀
											`Q5=A₂`A₁A₀
											`Q6=A₂A₁`A₀
											`Q7=A₂A₁A₀

Если длина дешифрируемого двоичного слова больше возможного числа входов элементов И, используют многоступенчатое (каскадное) построение дешифратора (рис. 2). Такие дешифраторы называются многоступенчатыми. К ним относятся пирамидальные и прямоугольные (матричные). В двухступенчатом дешифраторе каждый выход образован каскадным включением двухвходовых элементов И. Задержки распространения сигналов в таком дешифраторе больше, чем в дешифраторе, показанном на рис. 1. Таким образом, выбор той или иной схемы дешифратора определяется в основном длиной дешифрируемого слова и количеством входов элемента И.

В прямоугольном (матричном) дешифраторе (рис. 3) дешифрируемое слово разбивается на несколько подслов. Подслова дешифрируются на отдельных линейных дешифраторах, выходы которых подключают на вход следующей ступени дешифратора.

Рис. 2. Схема пирамидального дешифратора. Рис. 3. Схема матричного дешифратора.

Пример. Построить дешифратор на 8 входов и 256 выходов. Для этого можно использовать микросхемы типа ИД3 серии 133, 155, 533, 1533 и др. Для увеличения разрядности дешифратора используем входы разрешения Е, рис. 4. Если на обоих входах разрешения E уровни логического 0, то на том из выходов, номер которого соответствует значению двоичного входного кода, будет уровень логического 0, на остальных выходах – логическая 1. Если хотя бы на одном из входов разрешения уровень логической 1, то независимо от состояний входов на всех выходах ДШ формируется 1.

Старшие разряды используется в данном примере для выбора дешифраторов младших разрядов. Код дешифрируемого числа разделен на две части по 4 разряда (младшие X₃ X₂ X₁ X₀, старшие X₇ X₆ X₅ X₄). Код, определяемый комбинацией старших разрядов, обусловливает выбор одного из шестнадцати дешифраторов DС₀-DС₁₅. Например, если на вход поступает код X₇X₆X₅X₄X₃X₂X₁X₀=11110010, то старшие четыре разряда, поступая на входы DС_y, приводят к появлению сигнала логического нуля на 15-м выходе DС_y, так как 1111₍₂₎ =15₍₁₀₎, следовательно, разрешается работа DС₁₅. Младшие разряды, которые одновременно поступают на входы DС₀…DС₁₅, приводят к появлению активного уровня на втором выходе DС₁₅, так как 0010₍₂₎ = 2₍₁₀₎. Результат определяется как сумма 11110000₍₂₎ = 240₍₁₀₎ и 0010₍₂₎=2₍₁₀₎, т.е. 11110010₍₂₎ =242₍₁₀₎. Остальные выходы всех дешифраторов находятся при этом в состоянии логической единицы.

На рис. 5а, таким способом построен ДШ 4х32 на четырех микросхем К555ИД7 3х8. Каждая микросхема имеет по три разрешающих входа (два инверсных и один прямой). Работа ДШ осуществляется лишь тогда, когда одновременно на инверсных входах «0», а на прямом «1».

В микросхему К555ИД4 (рис. 5б) входят два ДШ 2х4 с общими адресными входами А1 и А0. Каждый ДШ имеет два разрешающих входа. У верхнего по схеме ДШ два инверсных входа EQ1 и EQ2, у нижнего – один прямой – EP1, и один инверсный – EP2. Это позволяет объединить EQ1 и EP1. Подавая на эту пару третий разряд адреса А2 можно построить ДШ 3х8.

Рис. 5. Использование разрешающих входов микросхем дешифраторов.

а) – разрешающие входы использованы для построения второй ступени каскадного ДШ;

б) – построение ДШ 3х8 на микросхеме содержащих два дешифратора 2х4.

Пример построения дешифратора адреса внешнего устройства. Микропроцессорное устройство управления имеет 8 разрядную шину адреса. Диапазон адресов управляемых устройств A8H – AFH.

Запишем начальный и конечный адрес устройства в двоичном коде:

		A7	A6	A5	A4	A3	A2	A1	A0
А_нач	A8H
A_кон	AFH

Пять старших разрядов адреса одинаковые для всех устройств. Для построения воспользуемся микросхемой К155ИД7. Неизменяемую часть адреса подадим на разрешающие входы E1, E2, E3 (рис. 6), что обеспечит работу дешифратора только при попадании в заданный диапазон адресов.

Рис. 6. Дешифратор адресов A8H – AFH.

Индикаторные устройства

Светодиодные индикаторы

Индикаторные устройства служат для визуальной индикации состояния электронных устройств или цифровой информации, преобразуемой электронными устройствами. Широкое используются светодиодные, вакуумные, люминесцентные и жидкокристаллические индикаторы.

Шкальные индикаторы представляют собой линейку светодиодов, катоды или аноды которых соединены вместе. Такие индикаторы могут использоваться для индикации уровня сигналов. Выпускаются специальные микросхемы для управления шкальными индикаторами, выходные усилители которых выполнены с открытым эмиттером или коллектором и встроенными токоограничивающими цепями. Если к выходам микросхемы подключить шкальный индикатор, то положение на нем светящейся точки будет определяться двоичным кодом на адресных входах дешифратора. Вход Е(рис. 7) может использоваться для управления яркостью свечения индикатора, для этого необходимо подать на него импульсный сигнал.

Рис. 7. Дешифратор3х8. Рис. 8. Управление семисегментным индикатором.

Семисегментные индикаторы позволяют визуально регистрировать числа как в десятичной, так и в 8- и 16-ричной системах счисления. На рис. 8 показаны микросхемы преобразователей двоично-десятичного кода в код для управления семисегментными цифровыми индикаторами. Вход BI (Blanking Input) служит для управления яркостью индикатора.

Семисегментные светодиодные и жидкокристаллические индикаторы работают при тех же напряжениях, что и микросхемы, имеют малый ток потребления. Индикация осуществляется семью сегментами, как показано на рис. 9, подачей управляющего напряжения на отдельные сегменты, что вызывает его свечение (светодиодный индикатор).

Рис. 9. Схема индикации семисегментного светодиодного индикатора АЛС324Б.

Матричные индикаторы

Матричные индикаторы позволяют отображать символы. На рис. 10 показана структура полного матричного индикатора формата 5х7 типа АЛС340А и его условное графическое изображение (УГО). СА – аноды столбцов, RC – катоды строк, РА – анод точки. При подачи логической 1, например, на вход СА1 и логического 0 на вход RC1 «загорится» верхний левый светодиод. Для индикации символа необходимо последовательно «зажигать» светодиоды (образующие этот символ). При определенной частоте, за счет инертности глаза человека, мигание отдельных элементов символов (светодиодов) не будет заметно.

Рис. 10. Структура матричного индикатора АЛС340А а) и его УГО б).

Порядок выполнения работы

1. Ознакомиться с устройством, принципом действия дешифраторов и индикаторных устройств, изучить их основные характеристики, условные графические обозначение (УГО).

2. Установить кассету со сменным устройством УС-16 в разъем на передней панели стенда и закрепить ее винтами, расположенными с левой и правой стороны кассеты.

На лицевой панели БУК нажать кнопку «Сеть».

Нажать кнопку «Питание V +5».

Если светодиод под надписью «Питание V +5» не светится, отжать кнопку и через 2-3 минуты нажать повторно, если после этого светодиод не светится, то необходимо повернуть винты, крепящие кассету, по часовой стрелке на 0,5-2 оборота.

Если светодиоды не светятся, то выключить стенд и обратиться к преподавателю.

3. Исследовать работу дешифраторов D9, D10 (рис. 11) и полупроводниковых индикаторов HG-1, HG2.

3.1. Установить счетчики D7, D8 в «0»: на входы установки R0 подать сигнал высокого уровня (нажать и отжать h26).

3.2. Разрешить работу индикаторов: НG1 – нажать Н15, HG2 – Н10.

3.3. Исследовать работу сегментов индикатора HG1 с помощью клавиш Н1-Н7. Нажимая на кнопки по очереди гасить сегменты индикатора НG1. На схеме индикации против каждого сегмента проставить номера управляющей кнопки.

3.4. Исследовать работу дешифраторов и индикаторов при различном состоянии счетчиков. Для этого на вход С1 счетчика D8 подать n импульсов, предварительно набранных на ПСИ, последовательно нажимая клавиши «Установ 0» и «Пуск». Состояние счетчиков индицируются на левом цифровом табло Q27 и Q28 в десятичном коде.

3.5. По полученным результатам заполнить таблицу истинности работы дешифратора (табл. 2), построить временные диаграммы: состояние на выходе счетчика – состояние сегментов индикатора (0 – не светится, 1 – светится).

Таблица 2. Результаты эксперимента.

Входы D10

Выходы D10

10-е

Содержание отчета

1. Цель работы.

2. Исследуемая схема с описанием работы.

3. Таблица истинности и временные диаграммы работы дешифратора (индикатора).

4. Выводы по работе.

5. Контрольные вопросы

1. Определение, классификация, принцип работы дешифраторов.

2. Привести схему линейного, многоступенчатого дешифратора.

3. Отличие многоступенчатого прямоугольного дешифратора от пирамидального?

4. Составить схему двухступенчатого дешифратора.

5. Объяснить работу семисегментного и матричного индикатора.

6. Построить схему дешифратора 5х32 на двух микросхемы типа ИД3 и одном элементе И-НЕ или элементе НЕ.

Лабораторная работа № 3

Порядок выполнения работы

1. Ознакомиться с устройством, принципом действия преобразователей кодов.

2. Установить кассету со сменным устройством УС-18 в разъем на передней панели стенда и закрепить ее винтами, расположенными с левой и правой стороны кассеты.

На лицевой панели БУК нажать кнопку «Сеть».

Нажать кнопку «Питание V +5».

Если светодиоды не светятся, то выключить стенд и обратиться к преподавателю.

3. Исследование работы преобразователя двоично-десятичного кода в двоичный (DD2):

3.1. Кнопками Н3…Н7 ПК подается двоично-десятичный код с весом 10-5-4-2-1 соответственно. Сигнал на разрешающий вход P подается кнопкой Н1 ПК (активный уровень входа – низкий, поэтому микросхема DD2 работает при отжатой кнопке Н1).

3.2. Выходной двоичный код индицируется на индикаторах Q27…Q31.

Q25	Q26	Q27	Q28		Q29	Q30	Q31	Q32

3.3. По результатам исследования преобразователя двоично-десятичного кода в двоичный заполнить табл. 4.

Таблица 4. Результаты эксперимента.

Десятичное число	Двойчно-десятичный код	Двоичный код
ВХОДЫ	ВЫХОДЫ
P	Е	D	C	B	A	Y5, Q27	Y4, Q28	Y3, Q29	Y2, Q30	Y1, Q31

JK-триггеры

Информатика JK-триггеры

просмотров – 577

JK-триггер (от англ. jump и keep), отличается от рассмотренного RS-триггера тем, что появление на обоих информационных входах (J и K) логических единиц (для прямых входов) приводит к изменению состояния триггера. Такая комбинация сигналов для JK-триггера не является запрещенной.

В остальном JK-триггер подобен RS-триггеру, причем роль входа S играет вход J, а роль входа R – вход К. JK-триггеры реализуются в виде в виде двухтактных триггеров (т. е. JK-триггеры являются синхронными).

На рис. 3 приведено условное графическое обозначение двухступенчатого JK-триггера.

Рис. 3. JK-триггер

Полная таблица истинности JK-триггера аналогична таблице истинности RS-триггера, но не имеет неопределенных состояний (рис. 4). Данная таблица справедлива при активизации входа синхронизации.

Рис. 4. Таблица истинности JK-триггера

Для динамических триггеров характерно блокирование информационных входов в тот момент, когда полученная информация передается на выход.

Для примера рассмотрим микросхему К555ТВ9 (рис. 5), которая представляет собой два JK-триггера с динамическим управлением по входу синхронизации, имеющие инверсные входы асинхронной установки R и S.

Рис. 5. ИМС К555ТВ9

При подаче логического 0 на вход S и логической 1 на вход R триггер устанавливается в единичное состояние (Q = 1). При подаче на вход S логической 1, а на вход R логического 0 триггер устанавливается в нулевое состояние (Q = 0). При S = R = 1 триггер работает как синхронный JK-триггер, причем срабатывает он при изменении сигнала на входе синхронизации С от 1 к 0.

JK-триггер является универсальным триггером. Универсальность JK-триггера заключается в возможности реализации на его основе RS, T и D-триггеров. Преобразование JK-триггера в RS, T, D-триггеры показано на рис. 6. Подача уровня логической единицы “1” осуществляется либо подключением резистора (порядка 1кОм), соединенного с +5 В, либо к выходу свободного элемента И-НЕ, один вход которого подключается к корпусу.

Рис. 6. Реализация на основе JK других типов триггеров: а) асинхронный RS-триггер, б) асинхронный Т-триггер, в) синхронный Т-триггер, г) D-триггер

JK – Javatpoint

Триггер SR или триггер Set-Reset имеет множество преимуществ. Но у него есть следующие проблемы с переключением:

Когда входы Set ‘S’ и Reset ‘R’ установлены на 0, этого условия всегда избегают.
Когда вход Set или Reset меняет свое состояние, когда вход разрешения равен 1, происходит неправильное действие фиксации.

JK Flip Flop устраняет эти два недостатка SR Flip Flop.

Триггер JK – один из наиболее часто используемых в цифровых схемах.Триггер JK – это универсальный триггер с двумя входами «J» и «K». В SR-триггере «S» и «R» являются сокращенными сокращенными буквами для Set и Reset, а J и K – нет. J и K сами по себе являются автономными буквами, которые выбраны, чтобы отличать дизайн шлепанцев от других типов.

Триггер JK работает так же, как триггер SR. В шлепанцах JK вместо S и R используются триггеры J и K. Единственная разница между триггером JK и триггером SR заключается в том, что когда оба входа триггера SR установлены на 1, схема выдает недопустимые состояния как выходы, но в случае триггера JK недопустимые состояния отсутствуют, даже если оба Вьетнамки «J» и «K» установлены на 1.

JK Flip Flop – это стробируемый SR-триггер, имеющий добавленную схему входа тактовой частоты. Недопустимое или недопустимое условие выхода возникает, когда оба входа установлены на 1, и предотвращается добавлением входной схемы синхронизации. Итак, триггер JK имеет четыре возможных входных комбинации, то есть 1, 0, «без изменений» и «переключение». Обозначение триггера JK такое же, как у SR Bistable Latch , за исключением добавления тактового входа.

Блок-схема:

Принципиальная схема:

В триггере SR оба входа S и R заменены двумя входами J и K.Это означает, что вход J и K соответствует S и R соответственно.

Два логических элемента И с 2 входами заменены двумя логическими элементами И-НЕ с 3 входами. Третий вход каждого элемента подключен к выходам Q и Q ‘. Перекрестная связь триггера SR позволяет использовать предыдущее недопустимое условие (S = «1», R = «1») для выполнения «переключающего действия», поскольку два входа теперь заблокированы.

Если схема «установлена», вход J прерывается из положения «0» Q ‘через нижний логический элемент И-НЕ.Если схема “СБРОС”, ввод K прерывается с 0 позиций Q через верхний логический элемент И-НЕ. Поскольку Q и Q ‘всегда разные, мы можем использовать их для управления вводом. Когда оба входа «J» и «K» установлены в 1, JK переключает триггер в соответствии с заданной таблицей истинности.

Таблица истинности:

Когда оба входа триггера JK установлены на 1 и вход синхронизации также является импульсным «High», то из состояния SET в состояние RESET происходит переключение схемы. Триггер JK работает как триггер T-типа, когда оба его входа установлены на 1.

Триггер JK – это улучшенный триггер SR с тактовой частотой. Но он все еще страдает от проблемы “гонки” . Эта проблема возникает, когда состояние выхода Q изменяется до того, как синхронизирующий импульс тактового входа успевает пройти «Выкл» . Чтобы избежать этого периода, мы должны использовать короткие сроки плюс период (T).

Designing JK FlipFlop

Введение

Триггер JK назван в честь Джека Килби, инженера-электрика, который изобрел микросхему.Триггер JK называется универсальным программируемым триггером, потому что, используя его входы J, K Preset и Clear, можно имитировать работу любого другого триггера.

JK-триггер – это модификация SR-триггера без запрещенного состояния. В этом случае вход J аналогичен входу SET триггера SR, а вход K аналогичен входу RESET триггера SR. Символ триггера JK показан ниже.

Логическая схема триггера JK

Логическая схема триггера JK показана на рисунке ниже.Как было сказано ранее, триггер JK – это модифицированная версия триггера SR. Логическая схема состоит из трех входных ворот И-НЕ, заменяющих два входных элемента И-НЕ в триггере SR, а входы заменены на J и K из S и R.

Конструкция триггера JK такова, что три входа на один вентиль И-НЕ – это J, тактовый сигнал вместе с сигналом обратной связи от Q ‘и три входа для другого И-НЕ – это K, тактовый сигнал вместе с сигналом обратной связи от Q. Такая компоновка устраняет неопределенное состояние в триггере SR.

Таблица истинности

Вернуться к началу

Операция

Случай 1: когда оба входа J и K имеют НИЗКОЕ значение, тогда Q возвращает свое предыдущее значение состояния, т.е. он содержит предыдущие данные.

Когда мы применяем тактовый импульс к триггеру J K и вход J низкий, тогда, независимо от других вентилей И-НЕ, выход логического элемента И-1 становится ВЫСОКИМ. Таким же образом, если на входе K низкий уровень, то на выходе логического элемента И-2 также высокий уровень.Таким образом, выход остается в том же состоянии, то есть без изменений в состоянии триггера.

Случай 2: Когда J – НИЗКИЙ, а K – ВЫСОКИЙ, тогда триггер будет в состоянии сброса, то есть Q = 0, Q ‘= 1.

Когда мы подаем тактовый импульс к триггеру JK и входы: J низкий, а K высокий, выход логического элемента И-НЕ, подключенный к входу J, становится равным 1. Тогда Q становится 0. Это снова сбросит триггер в его предыдущее состояние. Таким образом, триггер будет в состоянии СБРОС.

Случай 3: Когда J – ВЫСОКОЕ, а K – НИЗКОЕ, тогда триггер будет в установленном состоянии, т.е. Q = 1, Q ‘= 0

Когда мы применяем тактовый импульс к триггеру JK и входы J – высокий уровень, а K – низкий, выход логического элемента И-НЕ, подключенного к входу K, становится равным 1. Тогда Q ‘становится равным 0. Это установит триггер на вход высокого тактового сигнала. Таким образом, триггер будет в состоянии SET.

Случай 4: Когда оба входа J и K имеют ВЫСОКИЙ уровень, то триггер находится в состоянии переключения.Это означает, что вывод будет дополнять предыдущее состояние.

Таблица истинности

Таблица истинности JK-триггера показана ниже.

Вернуться к началу

Гонка вокруг состояния JK-триггера

Для высоких входов JK-триггера только нижние вентили NAND запускаются выходами, которые дополняют друг друга, то есть Q и Q ’. Таким образом, пока высокие входы подключены к триггеру, в любой момент один вентиль включен, а другой – отключен.Если верхний вентиль находится в отключенном состоянии, он переводит триггер в состояние SET, позже, когда нижний вентиль включен, он переводит триггер в состояние RESET, что вызывает переключение выхода. Это вызовет состояние Race around в JK триггере.

Шаги по предотвращению состояния гонки

Мы можем избежать условия гонки вокруг, установив время включения меньше, чем задержка распространения триггера. Это может быть достигнуто срабатыванием по фронту.
Путем переключения триггера в течение одного периода времени.Эта концепция представлена в триггере Master Slave JK.

В начало

Главный-подчиненный JK-триггер

Мастер-подчиненный JK-триггер – это «синхронное» устройство, которое позволяет передавать данные в соответствии с синхронизацией тактового сигнала. Триггер «ведущий-ведомый» состоит из двух синхронизированных триггеров, соединенных последовательно, которые изолируют вход от выхода, отсюда и терминология «ведущий-ведомый». Помимо устранения проблемы “гонки вокруг” в обычных триггерах JK, триггеры JK “ведущий-ведомый” могут также имитировать функции триггера SR, синхронизированного триггера, D-триггера и Toggle-триггера.Выходы Q и Q ’ведомого триггера подаются обратно на главный триггер, в то время как выходы главного триггера подключаются как один из входов к ведомому триггеру.
Когда на входе тактовой частоты высокий уровень, ведущий активен, а ведомый неактивен. В зависимости от входов, выход главного триггера устанавливается или сбрасывается, а выход подчиненного триггера не изменяется и поэтому остается в предыдущем состоянии. Когда ведомый триггер становится активным при низком входном тактовом сигнале, выходы ведомого триггера изменяются.Когда часы высоки, выход ведущего триггера удерживается, так как ведомое устройство неактивно в течение этого периода. При низком тактовом сигнале выходной сигнал главного триггера виден подчиненному триггеру и передается на выход. Выход ведомого триггера является конечным выходом триггера ведущий-ведомый. Окончательный выход доступен в конце тактового импульса.

Конструкция

Триггер JK ведущего ведомого представляет собой каскадную комбинацию двух триггеров SR с обратной связью с выхода ведомого на вход ведущего.Схема триггера ведущий – ведомый показана ниже

Положительные тактовые импульсы подаются на ведущий триггер, и они инвертируются перед подачей на ведомый, т.е. ведущий триггер активен во время положительного перехода, пока ведомый триггер активен. во время отрицательного перехода. Во время положительного фронта тактового сигнала данные со входов J и K передаются на главный триггер и удерживаются там до появления отрицательного фронта перехода тактового сигнала. Затем данные или информация передаются ведомому триггеру, здесь собираются выходные данные.

Символьное представление JK-триггера ведущий-ведомый с двумя JK-триггерами показано ниже.

Таблица истинности JK триггера ведущий – ведомый вместе с предустановленными и очищенными входами показана ниже.

Когда на входе тактовой частоты низкий уровень, и два входа главного триггера, то есть входы J и K, не будут иметь никакого эффекта на выходе триггера Master Slave.

Когда на входе тактовый сигнал высокий

Если J низкий, а K низкий: нет изменений в состоянии.
Если J низкий, а K высокий: триггер Master Slave будет в состоянии сброса.
Если J высокий, а K низкий: триггер Master Slave будет в установленном состоянии.
Если J высокий, а K высокий: состояние переключения.

Временная диаграмма

Ширина входного импульса может быть меньше или больше задержки распространения триггера, это не влияет на состояние выхода. Но значение входов J и K в случае положительного фронта тактового сигнала будет влиять на состояние выхода триггера «ведущий – ведомый» при условии, что время установки и удержания не нарушается.

В начало

Приложения

Триггеры JK – одни из наиболее широко используемых триггеров в цифровой электронике. Это из-за их универсальной программируемой функции.
Некоторые из приложений JK-триггера включают
• Регистры сдвига
• Делители частоты
• Коммутационные приложения
• Параллельная передача данных
• Последовательная передача данных
• Двоичный счетчик
• Детектор последовательности

Одно из приложений JK flip флоп переключается.Это объясняется ниже.

Переключение JK-триггера

Когда мы подаем тактовый сигнал на JK-триггер, положительный переход входного синхросигнала позволяет переключить текущее состояние выхода. Это условие разрешения не продолжается в течение положительного цикла тактового сигнала. Входы J и K триггера не могут вызвать переход тактового импульса. Но входные значения во время положительного перехода будут определять выход в зависимости от их значений.Это одно из применений JK flip – flop. Поведение выхода JK-триггера для положительного перехода на часах показано ниже с помощью форм сигналов.

Временная диаграмма

В начало

Как JK-триггер переключается? – AnswersToAll

Каким образом JK flip flop переключается?

Как триггер JK переключается? Объяснение: Когда j = k = 1, возникает состояние гонки, что означает, что оба выхода хотят быть ВЫСОКИМИ. Объяснение: Триггер чувствителен только к положительному или отрицательному фронту тактового импульса.Таким образом, триггер переключается всякий раз, когда часы падают / растут по краю.

Что лучше защелка или вьетнамка?

Разница между защелкой и триггером. Следовательно, из вышеупомянутых пунктов можно сделать вывод, что шлепанцы более надежны, чем защелки. Но все же следует знать, что триггер состоит из защелки и тактового сигнала.

Что такое активная нижняя защелка?

Активная защелка низкого SR (или активный триггер низкого SR) – это тип защелки, который устанавливается, когда S = 0 (LOW).Активная защелка низкого SR обычно разрабатывается с использованием логических элементов NAND. Логическая схема защелки SR показана ниже. Логический элемент И-НЕ всегда дает выход 1, когда хотя бы один из входов равен 0.

Что такое выходной фиксатор?

Автор: Дуг Лоу. Защелка – это электронная логическая схема, имеющая два входа и один выход. Один из входов называется входом SET; другой называется входом СБРОС. Цепи защелки могут быть активными с высоким или низким уровнем активности.

В чем разница между защелкой и буфером?

Защелка – это цифровая ИС, которая хранит введенные в нее данные, 1 или 0, до тех пор, пока не будет очищена.Буфер бывает аналоговым или цифровым, и он увеличивает мощность входного сигнала без изменения значения. То есть цифровой буфер может использоваться для увеличения разветвления КМОП ИС, которая имеет ограниченную выходную мощность.

Можно ли фиксировать и разблокировать вывод без использования функции?

Во многих ПЛК инструкции фиксации и разблокировки не доступны для фиксации и разблокировки выходов напрямую. Это уплотнение в контакте должно использоваться параллельно с основной входной кнопкой запуска, и адрес этого параллельного контакта должен быть таким же, как выход, который мы хотим заблокировать.

Как работает D-защелка?

Защелка D похожа на защелку S-R с одним входом: входом «D». Активация входа D устанавливает цепь, а деактивация входа D сбрасывает цепь. Конечно, это только в том случае, если активирован вход разрешения (E). В противном случае выход (ы) будет заблокирован, не реагируя на состояние входа D.

В чем недостаток триггера SR?

В чем заключается недостаток триггера S-R? Объяснение: Основным недостатком триггера s-r является недопустимый выход, когда оба входа имеют высокий уровень, что называется недопустимым состоянием.Пояснение: S-R относится к установке-сбросу. Итак, он используется для хранения двух значений 0 и 1.

Как отличить защелку SR D?

D-защелка. Защелка D обозначает защелку данных. В защелке S-R существует ограниченное условие ввода, т.е. оба входа S и R не должны быть одинаковыми, и любой из них должен иметь высокий уровень для установки или сброса.

Что такое Q в триггере?

Триггер – это базовый строительный блок последовательных логических схем. Это схема, которая имеет два стабильных состояния и может хранить один бит информации о состоянии.Базовый D-триггер имеет вход D (данные), вход синхронизации и выходы Q и Q (обратные Q).

Что делает шлепок?

Триггер – это электронная схема с двумя стабильными состояниями, которая может использоваться для хранения двоичных данных. Сохраненные данные можно изменить, применяя различные входы. Триггеры и защелки являются фундаментальными строительными блоками систем цифровой электроники, используемых в компьютерах, средствах связи и многих других типах систем.

Что такое полная форма T-триггера?

T-триггер также известен как «Toggle Flip-flop».Чтобы избежать возникновения промежуточного состояния в триггере SR, мы должны предоставить только один вход для триггера, называемый входом триггера или входом переключения (T).

Что установлен сброс триггера?

Операции триггера Set-Reset. Триггер типа set / reset запускается в высокое состояние на Q сигналом «set» и удерживает это значение до тех пор, пока не будет сброшен на низкий уровень сигналом на входе сброса. Это может быть реализовано как защелка затвора И-НЕ или защелка затвора ИЛИ-НЕ, а также как версия с синхронизацией. Триггер JK решает эту проблему…

Почему триггер JK называется универсальным триггером?

Таким образом, триггер JK является универсальным триггером, поскольку его можно настроить для работы в качестве триггера SR, D-триггера или T-триггера.ПРИМЕЧАНИЕ. Триггер запускается по положительному фронту (тактовый импульс), как показано на временной диаграмме.

Что такое универсальный шлепанец?

Этот простой триггер JK является наиболее широко используемым из всех триггеров и считается универсальной схемой триггеров. Последовательная работа триггера JK точно такая же, как и у предыдущего триггера SR с теми же входами «Set» и «Reset».

Какое ограничение у JK-триггера?

У триггера

JK есть недостаток, связанный с синхронизацией, известный как «RACE».Состояние RACE возникает, если выход Q меняет свое состояние до того, как тактовый импульс тактового входа успевает перейти в состояние OFF. Период синхронизирующего импульса (T) должен быть как можно короче, чтобы избежать проблемы синхронизации.

Почему триггеры JK лучше, чем триггеры SR?

Триггер J-K Триггер J-K можно также определить как модификацию триггера S-R. Единственная разница в том, что промежуточное состояние более тонкое и точное, чем у S-R триггера.Поведение входов J и K такое же, как входов S и R триггера S-R.

Что переключается во вьетнамке?

Триггер T или «toggle» изменяет свой выход на каждом фронте тактового сигнала, давая выход, который составляет половину частоты сигнала на входе T. Это полезно для создания двоичных счетчиков, делителей частоты и общих устройств двоичного сложения. Его можно сделать из триггера JK, связав оба его входа высоким.

Что называется переключением в шлепках JK?

Триггер JK имеет режим переключения, когда оба входа J и K имеют высокий уровень.Toggle означает, что выход Q будет изменять состояние на каждом активном фронте тактового сигнала.

Для реализации триггера J-K с использованием базовых и универсальных вентилей.

Теория

Триггеры – это синхронные бистабильные устройства, также известные как бистабильные мультивибраторы. Здесь синхронный означает, что выход изменяет состояние только в определенной точке на входе запуска, называемом тактовым сигналом (CLK), который обозначен как управляющий вход C; то есть изменения на выходе происходят синхронно с часами.Триггер, запускаемый фронтом, изменяет состояние либо на положительном фронте (фронт настройки), либо на отрицательном фронте (задний фронт) тактового импульса, и чувствителен к своим входам только при этом переходе тактового сигнала.

Триггер J-K с синхронизацией по краю

Триггер J-K универсален и является широко используемым типом триггера. Обозначения J и K для входов не имеют известного значения, за исключением того, что они являются смежными буквами в алфавите.Функция триггера J-K идентична функции триггера S-R в условиях работы SET, RESET и без изменения. Разница в том, что триггер JK не имеет недопустимого состояния, как триггер S-R. Метка ввода J предназначена для установки, а метка ввода K предназначена для сброса. Когда оба входа J и K равны 1, триггер переключается в свое дополнительное состояние, то есть, если Q = 1, он переключается на Q = 0 и наоборот. Триггер JK, состоящий из двух скрещенных соединенных ворот NOR и двух ворот AND.Выход Q соединяется логическим оператором с входами K и CP, так что триггер сбрасывается во время тактового импульса только в том случае, если Q ранее был равен 1. Аналогично выход Q ‘соединяется логическим оператором с входами J и CP, так что триггер устанавливается только с тактовым импульсом. когда Q ‘ранее было 1. Когда и J, и K равны 1, входной импульс передается только через один логический элемент И; тот, чей вход соединен с выходом триггера, который в настоящее время равен 1. Таким образом, если Q = 1, выход верхнего логического элемента И становится 1 после подачи тактового импульса, и триггер очищается.Если Q ‘= 1, выход нижнего из нижнего AND gae становится 1, и триггер устанавливается. В любом случае выход триггера дополняется. Очень важно понимать, что из-за соединения обратной связи в триггере JK импульс CP, который остается в состоянии 1, в то время как J и K равны 1, заставит выходной сигнал снова дополнять и повторять дополнение до тех пор, пока не появится импульс. возвращается к 0. Чтобы избежать этой нежелательной операции, тактовый импульс должен иметь длительность, которая короче времени задержки продвижения триггера.

Логическая схема

Рисунок 1 (a) – Логическая схема таблицы характеристик HalfAdder

Рисунок 1 (b) – Таблица истинности карты Карно HalfAdder

и характеристическое уравнение

Рисунок 2 – Логическая схема HalfAdder, использующего только два шлюза NAND

В чем разница между защелкой и закрытой защелкой? – Mvorganizing.org

В чем разница между защелкой и закрытой защелкой?

Защелка с закрытым входом – это защелка с третьим входом, обычно называемым «Разрешить», который должен иметь высокий уровень, чтобы защелка работала.Если Enable имеет низкий уровень, защелка не будет работать и сохранит предыдущие значения. Его также можно назвать защелкой с синхронизацией / запуском уровня.

Что означает защелка в цифровой электронике?

Защелка – это запоминающее устройство, которое хранит данные с помощью полосы обратной связи. Защелка хранит 1 бит, пока устройство не будет установлено на 1. Защелка изменяет сохраненные данные и постоянно проверяет входы, когда вход разрешения установлен на 1. На основе сигнала разрешения схема работает в двух состояниях.

Какие бывают два типа защелок?

Направляющая к защелкам

Кулачковые защелки. Это простые механические устройства блокировки, состоящие как из основания, так и из кулачкового рычага.
Компрессионные защелки. Компрессионные защелки – это разновидность кулачковых защелок, но они заслуживают отдельного внимания.
Защелки.
Нарисовать защелки.
Задвижки сдвижные.

Сколько всего защелок?

Существует четыре основных типа защелок и триггеров: SR, D, JK и T.Основные различия этих типов триггеров заключаются в количестве входов, которые они имеют, и в том, как они меняют состояние.

Почему мы используем защелку SR?

Защелка SR, состоящая из двух вентилей NAND. Защелка SR (Set / Reset) – это асинхронное устройство: оно работает независимо от управляющих сигналов и зависит только от состояния входов S и R. Когда на линию Set защелки SR подается высокий входной сигнал, выход Q становится высоким (а Q – низким).

Что такое прозрачные шлепанцы?

Эта схема называется прозрачным триггером D-типа.D-тип отражает тот факт, что у него есть вход D, на который вводятся данные; Transparent означает, что когда сигнал активен, любое изменение D немедленно изменяет сохраненное значение и выходное значение Q, то есть данные проходят напрямую.

Почему D-триггер называется задержкой?

Работа D-триггера аналогична D-защелке, за исключением того, что выход D-триггера принимает состояние входа D в момент положительного фронта на тактовом выводе (или отрицательного фронта, если тактовый вход активен на низком уровне). ) и задерживает его на один такт.Вот почему его обычно называют триггером задержки.

Какой универсальный триггер?

Вьетнамки JK считаются универсальными вьетнамками.

Каким образом JK flip flop переключается?

Как триггер JK переключается? Объяснение: Когда j = k = 1, возникает состояние гонки, что означает, что оба выхода хотят быть ВЫСОКИМИ. Объяснение: Триггер чувствителен только к положительному или отрицательному фронту тактового импульса. Таким образом, триггер переключается всякий раз, когда часы падают / растут по краю.

В чем недостаток шлепанца JK?

У триггера

JK есть недостаток, связанный с синхронизацией, известный как «RACE». Состояние RACE возникает, если выход Q меняет свое состояние до того, как тактовый импульс тактового входа успевает перейти в состояние OFF. Период синхронизирующего импульса (T) должен быть как можно короче, чтобы избежать проблемы синхронизации.

Вьетнамки в электронике-T-триггерах, SR-триггерах, JK-триггерах, схемах D-триггеров

В этой статье мы узнаем о различных типах шлепанцев, используемых в цифровой электронике.

Базовые шлепанцы в цифровой электронике

В этой статье рассматриваются основные схемы триггеров, такие как S-R триггеры, JK триггеры, D триггеры и T триггеры, а также таблицы истинности и соответствующие им символы схем.

Прежде чем переходить к теме, важно ознакомиться с ее основами. Щелкните по ссылкам ниже для получения дополнительной информации.

ПОСМОТРЕТЬ: BOOLEAN LOGIC

ПОСМОТРЕТЬ: ЛОГИЧЕСКИЕ ВОРОТА

СМОТРЕТЬ: ПОЛОВИННЫЙ И ПОЛНЫЙ ДОБАВИТЕЛЬ

Триггеры на самом деле являются применением логических вентилей.С помощью булевой логики вы можете создать с ними память. Триггеры также можно рассматривать как основную идею оперативной памяти [RAM]. Когда им дается определенное входное значение, они будут запоминаться и выполняться, если логические элементы спроектированы правильно. Более широкое применение шлепанцев помогает при разработке более совершенных электронных схем.

Чаще всего триггеры используются для реализации схемы обратной связи. Поскольку память опирается на концепцию обратной связи, для ее создания можно использовать шлепанцы.

В электронных схемах используются в основном четыре типа триггеров. Их

Базовый триггер или S-R триггер
Триггер задержки [D-триггер]
Вьетнамки J-K
T Вьетнамки

1. Шлепанцы S-R

Триггер SET-RESET разработан с помощью двух вентилей NOR, а также двух вентилей NAND. Эти шлепанцы также называются S-R Latch.

S-R Flip Flop с использованием NOR Gate

Конструкция такого триггера включает два входа, называемых SET [S] и RESET [R]. Также есть два выхода, Q и Q ’. Схема и таблица истинности показаны ниже.

S-R Flip Flop с использованием NOR Gate

Из диаграммы видно, что триггер имеет в основном четыре состояния. Их

S = 1, R = 0 — Q = 1, Q ’= 0

Это состояние также называется состоянием SET.

S = 0, R = 1 — Q = 0, Q ’= 1

Это состояние известно как состояние СБРОС.

В обоих состояниях вы можете видеть, что выходы просто дополняют друг друга и что значение Q соответствует значению S.

S = 0, R = 0 — Q&Q ’= Запомнить

Если оба значения S и R переключены на 0, тогда схема запоминает значение S и R в их предыдущем состоянии.

S = 1, R = 1 — Q = 0, Q ’= 0 [Недействительно]

Это недопустимое состояние, поскольку значения Q и Q ’равны 0. Предполагается, что они дополняют друг друга.Обычно этого состояния следует избегать.

S-R Flip Flop с использованием NAND Gate

Схема триггера S-R с использованием логического элемента И-НЕ и его таблица истинности показаны ниже.

S-R триггер с использованием NAND Gate

Как и NOR Gate S-R триггер, этот также имеет четыре состояния. Их

S = 1, R = 0 — Q = 0, Q ’= 1

Это состояние также называется состоянием SET.

S = 0, R = 1 — Q = 1, Q ’= 0

Это состояние известно как состояние СБРОС.

В обоих состояниях вы можете видеть, что выходы просто дополняют друг друга и что значение Q соответствует значению дополнения S.

S = 0, R = 0 — Q = 1, & Q ’= 1 [Недействительно]

Если оба значения S и R переключены на 0, это недопустимое состояние, поскольку значения Q и Q ’равны 1. Предполагается, что они дополняют друг друга. Обычно этого состояния следует избегать.

S = 1, R = 1 — Q & Q ’= Запомнить

Если оба значения S и R переключены на 1, тогда схема запоминает значение S и R в их предыдущем состоянии.

Его также называют триггером S-R с воротами.

Проблемы с триггерами S-R, использующими вентиль ИЛИ и НЕ-НЕ, являются недопустимым состоянием. Эту проблему можно преодолеть с помощью бистабильного триггера SR, который может изменять выходы при достижении определенных недопустимых состояний, независимо от состояния входов Set или Reset. Для этого разработан синхронизированный триггер S-R путем добавления двух вентилей И к базовому триггеру ИЛИ-вентиль. Принципиальная схема и таблица истинности показаны ниже.

Clocked S-R Flip Flop

Тактовый импульс [CP] подается на входы логического элемента AND.Когда значение тактового импульса равно «0», выходы обоих вентилей И остаются «0». Как только подается импульс, значение CP меняется на «1». Это заставляет значения в S и R проходить через триггер NOR Gate. Но когда значения обоих значений S и R меняются на «1», ВЫСОКОЕ значение CP заставляет их обоих на короткое время переключиться на «0». Как только импульс удален, состояние триггера становится промежуточным. Таким образом, может быть вызвано любое из двух состояний, и это зависит от того, остается ли вход установки или сброса триггера на «1» дольше, чем переход в «0» в конце импульса.Таким образом, недопустимые состояния могут быть устранены.

2. D Флип-флоп

Принципиальная схема и таблица истинности приведены ниже.

D-триггер

D-триггер на самом деле является небольшой модификацией описанного выше синхронизированного SR-триггера. Из рисунка видно, что вход D подключен к входу S, а дополнение входа D подключено к входу R. Вход D передается на триггер, когда значение CP равно «1». Когда CP равен HIGH, триггер переходит в состояние SET.Если он равен «0», триггер переходит в состояние CLEAR.

Чтобы узнать больше о срабатывании триггера, нажмите на ссылку ниже.

ПОСМОТРЕТЬ: Срабатывание откидных створок

СМОТРЕТЬ: МАСТЕР-ПОДЧИНЕННАЯ ЦЕПЬ FLIP FLOP

3. Вьетнамки J-K

Принципиальная схема и таблица истинности триггера JK показаны ниже.

J-K Flip Flop

J-K-триггер также можно определить как модификацию триггера S-R.Единственная разница в том, что промежуточное состояние более утонченное и точное, чем у S-R триггера.

Поведение входов J и K такое же, как входов S и R триггера S-R. Буква J обозначает SET, а буква K – CLEAR.

Когда оба входа J и K находятся в состоянии HIGH, триггер переключается в состояние дополнения. Таким образом, для значения Q = 1 он переключается на Q = 0, а для значения Q = 0 он переключается на Q = 1.

Схема включает в себя два логических элемента И с 3 входами.Выход Q триггера возвращается в качестве обратной связи на вход И вместе с другими входами, такими как K и тактовый импульс [CP]. Таким образом, если значение CP равно «1», триггер получает сигнал CLEAR и при условии, что значение Q было раньше 1. Аналогичным образом выход Q ‘триггера выдается в качестве обратной связи на вход И вместе с другими входами, такими как J и тактовый импульс [CP]. Таким образом, выход становится SET, когда значение CP равно 1, только если значение Q ’было ранее 1.

Выход может повторяться в переходах после того, как они были дополнены для J = K = 1 из-за соединения обратной связи в триггере JK.Этого можно избежать, установив продолжительность меньше, чем задержка распространения через триггер. Ограничение на ширину импульса может быть устранено с помощью конструкции ведущий-ведомый или с запуском по фронту.

4. T-флип-флоп

Это гораздо более простая версия триггера JK. Оба входа J и K соединены вместе и поэтому также называются одним входом JK-триггером. Когда на триггер подается тактовый импульс, выход начинает переключаться. Здесь также можно устранить ограничение на ширину импульса с помощью конструкции ведущий-ведомый или с запуском по фронту.Взгляните на схему и таблицу истинности ниже.

T Вьетнамки

Бистабильная схема – обзор

2.5 Логика DE

В предыдущем примере мы смоделировали работу цифрового кольцевого генератора [3, 7], используя только DEA с устройствами DES. Он был интегрирован с роботом и снабжен автономным ритмическим отсчетом для его пяти ног. Существуют и другие устройства на основе логики, которые мы можем производить, используя вместе DEA и DES, которые могут предоставить дополнительную функциональность роботам с разными степенями свободы.

В то время как в обычных логических устройствах используется стандартная электроника, такая как транзисторы и диоды, установленные на жесткой печатной плате для формирования их механизмов стробирования, DES обеспечивает мягкий и растягиваемый затвор пьезорезистивного заряда, который напрямую преобразует механическую деформацию в изменение логического состояния [6]. Связанные DES и DEA составляют логические схемы, состоящие только из мягких материалов. Логические схемы мягкого DE могут уменьшить потребность в громоздких внешних схемах в мягких роботах.

Базовыми операторами комбинаторных логических схем являются логические логические элементы.Помимо инвертора, описанного ранее, к другим очень распространенным операторам относятся вентили И-НЕ, И, ИЛИ, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ и исключающее ИЛИ [5, 9]. Исполнительные механизмы и переключатели DE могут собирать все эти элементы [6, 8], а затем эти строительные блоки могут быть объединены для формирования функций более высокого порядка. Пример конфигурации логического элемента И-НЕ показан на рис. 2.9.

Рис. 2.9. Ворота NAND; (А) таблица истинности; (B) изображения состояний работы логического элемента И-НЕ во время каждой из возможных комбинаций ввода; (C) схема установки; и (D) график зависимости напряжения. V 1 и V 2 – входные напряжения, HV – 3 кВ, а R обозначает подтягивающий резистор 50 МОм.

Выход логического элемента И-НЕ равен 1, когда оба входа равны 1, а в противном случае выход равен 0 (рис. 2.9A). Как и в случае с инвертором, вход высокого уровня или логической 1 вызывает расширение исполнительного механизма и сжатие связанного переключателя, что приводит к низкому сопротивлению на этом переключателе. Здесь мы показываем логический элемент И-НЕ с двумя входами, но большее количество входов может быть достигнуто путем экстраполяции конструкции.Также обратите внимание, что для каждого оператора доступны альтернативные конфигурации. Например, универсальные ворота NAND и NOR могут сами по себе образовывать любые другие ворота.

Были также продемонстрированы последовательные логические схемы [8]. Основные компоненты – это защелки и триггеры, бистабильные схемы, которые могут хранить информацию. Примерами, показанными здесь, являются защелка установки-сброса ( SR ) (рис. 2.10) и D-триггер (рис. 2.11).

Рис. 2.10. Защелка SR. (A) Таблица истинности, (B) принципиальная схема, содержащая 2 логических элемента ИЛИ-НЕ с входами S и R и выходом Q , и (C) график зависимости напряжения.

Рис. 2.11. D-шлепки. (A) Таблица истинности, (B) принципиальная схема, содержащая 4 логических элемента NAND с входными сигналами D и CLK и выходным сигналом Q , и (C) график зависимости напряжения.

Защелка SR стабильна, когда оба входа S и R равны 0. Когда S изменяется на 1, выход защелки Q устанавливается на 1. Когда R изменяется на 1, Q сбрасывается в 0. Оба входа в 1 являются недопустимым состоянием, и защелка потеряет функциональность.Таким образом, схема запоминает свое состояние и управляется событиями при изменении сигнала S или R .

D-триггер включает в себя тактовый входной сигнал. Здесь мы показываем D-триггер, состоящий из четырех вентилей NAND (как показано на рис. 2.11A). Поведение описано в таблице истинности (рис. 2.11B): вход сдвигается на выход при следующем тактовом сигнале ( Q _{t + 1} = D _t).

Комбинации этих логических вентилей и элементов памяти позволяют создать любую логическую схему.Как описано ранее, например, нечетное количество инверторов может составлять генератор. Аналогичным образом возможны другие полезные схемы, такие как счетчики, регистры, полусумматоры и т. Д.

Рабочие характеристики зависят от геометрии и электрических свойств подкомпонентов DE. Однако цифровые логические сигналы назначаются пользователем. В показанных здесь примерах мы выбрали напряжения ниже 1 кВ в качестве низкого или нулевого сигнала, а напряжения выше 2,5 кВ в качестве высокого или 1 сигнала.

Рабочее напряжение ограничено рабочим диапазоном электрического поля для DEA. Для материала VHB, использованного в этих примерах, это ~ 65–92 МВ / м. Слишком слабое электрическое поле недостаточно для активации DEA, а слишком сильное поле приведет к катастрофическому пробою из-за электромеханической нестабильности в мембране [10].

Скорость зарядки DEA определяет временные задержки в цепях DE. Более сложные схемы, вероятно, будут иметь более значительный период задержки. Например, временной шаг для D-триггера равен τ ₁ = 2.3 с и τ ₂ = 3,7 с для времени реакции выходного сигнала при изменении состояния с низкого на высокий и с высокого на низкий, соответственно (рис. 2.12). Временная задержка в значительной степени зависит от вязкоупругого поведения мембран DEA и скорости их заряда / разряда, которые влияют на скорость переключения. Во время зарядки мембраны вязкие потери препятствуют срабатыванию, задерживая соответствующий отклик переключателя. Напротив, разгрузка исполнительного механизма происходит быстро, с незначительной задержкой по времени, потому что упругая восстанавливающая сила защелкивает исполнительный механизм и, следовательно, связанный переключатель, обратно в положение покоя.

Рис. 2.12. Переходная характеристика D-триггера. Τ ₁ = 2,3 с и τ ₂ = 3,7 с.

Скорость сетей будет улучшаться по мере внедрения новых материалов, например, силиконовых мембран, и производственных процессов. Для создания схем более высокого порядка необходимы повышенная надежность, срок службы и скорость отклика.

Таким образом, многофункциональная коммутация DE может выполнять все основные вычислительные функции. Таким образом, индивидуализированные схемы DE могут обеспечивать интеллектуальные функции для мягких роботов, как в случае с искусственным CPG Тревора Гусеницы.При современном уровне техники значения производительности ограничиваются характеристиками материалов и процессами ручного изготовления.

R		Q^t+1
1	0	0
0	1	1
0	0	Q^t
1	1	X

Почему jk триггер называется универсальным: Универсальный JK-триггер.

Универсальный JK-триггер.

Узнать еще:

JK-триггер. Чем он отличается от остальных триггеров?

Устройство и принцип работы JK-триггера

14 Триггеры – СтудИзба

Рекомендуемые файлы

Таблица 12.1

R

энциклопедия киповца

Триггер со счетным входом (Т–триггер)

Исследование работы триггеров — КиберПедия

JK-триггеры

Информатика JK-триггеры

Читайте также

JK – Javatpoint

Блок-схема:

Принципиальная схема:

Таблица истинности:

Designing JK FlipFlop

Введение

Логическая схема триггера JK

Таблица истинности

Операция

Случай 1: когда оба входа J и K имеют НИЗКОЕ значение, тогда Q возвращает свое предыдущее значение состояния, т.е. он содержит предыдущие данные.

Случай 2: Когда J – НИЗКИЙ, а K – ВЫСОКИЙ, тогда триггер будет в состоянии сброса, то есть Q = 0, Q ‘= 1.

Случай 3: Когда J – ВЫСОКОЕ, а K – НИЗКОЕ, тогда триггер будет в установленном состоянии, т.е. Q = 1, Q ‘= 0

Случай 4: Когда оба входа J и K имеют ВЫСОКИЙ уровень, то триггер находится в состоянии переключения.Это означает, что вывод будет дополнять предыдущее состояние.

Таблица истинности

Гонка вокруг состояния JK-триггера

Шаги по предотвращению состояния гонки

Главный-подчиненный JK-триггер

Конструкция

Временная диаграмма

Приложения

Переключение JK-триггера

Как JK-триггер переключается? – AnswersToAll

Каким образом JK flip flop переключается?

Что лучше защелка или вьетнамка?

Что такое активная нижняя защелка?

Что такое выходной фиксатор?

В чем разница между защелкой и буфером?

Можно ли фиксировать и разблокировать вывод без использования функции?

Как работает D-защелка?

В чем недостаток триггера SR?

Как отличить защелку SR D?

Что такое Q в триггере?

Что делает шлепок?

Что такое полная форма T-триггера?

Что установлен сброс триггера?

Почему триггер JK называется универсальным триггером?

Что такое универсальный шлепанец?

Какое ограничение у JK-триггера?

Почему триггеры JK лучше, чем триггеры SR?

Что переключается во вьетнамке?

Что называется переключением в шлепках JK?

Для реализации триггера J-K с использованием базовых и универсальных вентилей.

Теория

Триггер J-K с синхронизацией по краю

Логическая схема

и характеристическое уравнение

В чем разница между защелкой и закрытой защелкой? – Mvorganizing.org

В чем разница между защелкой и закрытой защелкой?

Что означает защелка в цифровой электронике?

Какие бывают два типа защелок?

Сколько всего защелок?

Почему мы используем защелку SR?

Что такое прозрачные шлепанцы?

Почему D-триггер называется задержкой?

Какой универсальный триггер?

Каким образом JK flip flop переключается?

В чем недостаток шлепанца JK?

Вьетнамки в электронике-T-триггерах, SR-триггерах, JK-триггерах, схемах D-триггеров

Базовые шлепанцы в цифровой электронике

Бистабильная схема – обзор

2.5 Логика DE

Больше новостей

Добавить комментарий Отменить ответ